KR20010107980A - Overcurrent control circuit of power semiconductor device - Google Patents
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Abstract
본 발명은 IGBT 등의 전력 반도체 소자(1)의 과전류 제한 기술에 관한 것이다. 종래의 과전류 보호 회로(1OP)에 따르면, 에미터 전류(i)와 전류 감지 전류 (is)가 과도 상태에서도 동일 동작을 나타내지 않은 경우에는 턴 오프 시에 전류 감지 전류가 순간적으로 증가하는 경향에 있어, 이 경우에는 과전류 보호 회로 중인 MOSFET(2P)의 통전 능력이 증대하여 IGBT(1P)의 턴 오프 스피드가 필요 이상으로 너무 빠르게 되는 결과, 서지 전압이 증대되는 문제점이 발생되고 있다. 그래서, 본 발명에서는 IGBT(1)의 과전류 보호 회로(10)에 있어서 MOSFET(2)의 게이트 전극(2G)과 소스 전극(2S) 사이에 MOSFET(2)의 임계치 전압 이상으로 설정된 순방향 전압을 갖는 다이오드(5)를 순방향으로 바이어스되도록 전압 클램프 회로(4)로서 설치하고 있다. 이에 따라, 감지 저항(3)으로 발생되는 전압치(is, Rs)가 다이오드(5)의 순방향 전압 이상으로 도달하면, 다이오드(5)는 도통하여 MOSFET(2)의 게이트 전압을 순방향 전압에 클램프한다.The present invention relates to an overcurrent limiting technique of a power semiconductor device 1 such as IGBT. According to the conventional overcurrent protection circuit 1OP, when the emitter current i and the current sensing current is not exhibiting the same operation even in the transient state, the current sensing current tends to increase momentarily at turn-off. In this case, the current carrying capacity of the MOSFET 2P in the overcurrent protection circuit increases, and the turn-off speed of the IGBT 1P becomes too fast than necessary, resulting in a surge voltage increase. Therefore, in the present invention, the overcurrent protection circuit 10 of the IGBT 1 has a forward voltage set above the threshold voltage of the MOSFET 2 between the gate electrode 2G and the source electrode 2S of the MOSFET 2. The diode 5 is provided as the voltage clamp circuit 4 so as to be biased in the forward direction. Accordingly, when the voltage values (is, R s ) generated by the sense resistor 3 reach or exceed the forward voltage of the diode 5, the diode 5 conducts to bring the gate voltage of the MOSFET 2 to the forward voltage. Clamp.
Description
이하에서는, 대표예로서 IGBT의 과전류 제한에 대하여 설명한다.Hereinafter, the overcurrent limit of the IGBT will be described as a representative example.
도 16은 종래 기술의 일례인 IGBT(1P) 및 그 과전류 제한 회로(10P)로 이루어지는 반도체 장치(100P)의 등가 회로를 나타낸다. 도 16의 IGBT(1P)의 에미터 영역에는 소정의 에미터 전류(주 전류: i)를 흘리기 때문에, 복수의 에미터 셀이 병렬 접속되어 있다. 또한, IGBT(1P)는 메인부 외에 상기 에미터 전류(i)를 검출하기 위한 전류 검출 소자(전류 감지부)를 내장하고 있으며, 전류 검출 소자에 접속된 전류 감지 단자(S)로부터 전류 감지 전류(is)를 출력한다. 또한, 기호(G, C 및 E)는 각각 IGBT(1P)의 게이트 단자, 콜렉터 단자 및 에미터 단자이다.Fig. 16 shows an equivalent circuit of the semiconductor device 100P composed of the IGBT 1P and the overcurrent limiting circuit 10P as an example of the prior art. Since a predetermined emitter current (main current: i) flows in the emitter region of the IGBT 1P in FIG. 16, a plurality of emitter cells are connected in parallel. In addition, the IGBT 1P has a built-in current detecting element (current sensing unit) for detecting the emitter current i in addition to the main portion, and a current sensing current from the current sensing terminal S connected to the current detecting element. prints (is) The symbols G, C and E are the gate terminal, collector terminal and emitter terminal of the IGBT 1P, respectively.
최근, IGBT의 고성능화로 트렌치 게이트형 IGBT나 미세 가공을 실시한 플래너 게이트형 IGBT가 개발되어 오고 있지만, 이들 IGBT는 단위 면적당 채널 영역이 매우 많아, 만일, 부하 단락 상태가 발생되면, 매우 큰 주 전류가 흘러 에너지 손실이 증대하기 때문에 소자의 현저한 특성 열화를 발생시킨다. 그 때문에 IGBT에서는 전류 감지 전류(is)를 모니터하여 과전류가 흐를 때에는 게이트 전압을 강하시킴으로써 주 전류의 제한을 행할 필요성이 있다. 이를 위한 모니터용 회로가 과전류 제한 회로이다.In recent years, trench gate type IGBTs and planar gate type IGBTs which have undergone micromachining have been developed due to the high performance of the IGBTs. However, these IGBTs have a large channel area per unit area. The energy loss increases, causing significant deterioration of the device. Therefore, in the IGBT, it is necessary to limit the main current by monitoring the current sense current is and dropping the gate voltage when an overcurrent flows. The monitor circuit for this is an overcurrent limiting circuit.
여기서, 도 16의 과전류 제한 회로(10P)로서는 일반적인 구성을 갖는 것이 나타나 있다. 에미터 전류(i)와 유사한 전류 감지 전류(is)와 감지 저항(3P)의 저항치(Rs)와의 곱으로서 주어지는 전류 감지 단자(S)와 에미터 단자(E) 사이의 전압이 전류 제한용의 n형 MOSFET(2P)의 임계치 전압 이상이 되면, MOSFET(2P)은 ON 상태가 되어 IGBT(1P)의 게이트 영역에 축적된 전하를 바이패스시킴으로써, IGBT(1P)의 게이트 전압을 강하시켜 IGBT(1P)를 OFF 상태로 제어하고, 주 전류(i)의 증대를 억제하는 기능을 담당한다. 또한, 본 회로(10P)는 감지 저항(3P)의 저항치(Rs) 및 MOSFET(2P)의 임계치 전압의 값을 바꿈으로써, 과전류 검출 레벨을 변화시킬 수 있는 이점을 갖는다.Here, the overcurrent limiting circuit 10P of FIG. 16 is shown to have a general configuration. The voltage between the current sense terminal S and the emitter terminal E, given as the product of the current sense current is similar to the emitter current i and the resistance value R s of the sense resistor 3P, When the n-type MOSFET 2P is equal to or higher than the threshold voltage, the MOSFET 2P is turned ON and bypasses the charge accumulated in the gate region of the IGBT 1P, thereby lowering the gate voltage of the IGBT 1P to thereby reduce the IGBT. It is in charge of the function of controlling 1P to the OFF state and suppressing the increase of the main current i. In addition, the present circuit 10P has the advantage of changing the overcurrent detection level by changing the values of the resistance value R s of the sensing resistor 3P and the threshold voltage of the MOSFET 2P.
또한, IGBT(1P)의 게이트·에미터 사이에 역 바이어스를 인가하는 경우에는, 도 17에 도시한 바와 같이 IGBT(1P)의 게이트 단자(G)와 MOSFET(2P)의 드레인 사이에 다이오드(8P)를 설치함으로써 역 바이어스를 유지시킬 수 있다.When the reverse bias is applied between the gate emitter of the IGBT 1P, as shown in FIG. 17, the diode 8P is disposed between the gate terminal G of the IGBT 1P and the drain of the MOSFET 2P. ), The reverse bias can be maintained.
또한, 도 16 및 도 17에서는 전류 제어용 트랜지스터로서 n형 MOSFET(2P)을 이용하고 있지만, 그 대신에 바이폴라 트랜지스터를 이용하여도 마찬가지의 효과를 얻을 수 있다.In addition, although the n-type MOSFET 2P is used as a current control transistor in Figs. 16 and 17, the same effect can be obtained by using a bipolar transistor instead.
상술한 과전류 제한 회로(1OP)는 에미터 전류(i)와 전류 감지 전류(is)가 과도 상태에 있어서도 동일 동작을 나타내는 경우에는, 안정된 과전류 억제를 실현시킬 수 있다.The overcurrent limiting circuit 1OP described above can realize stable overcurrent suppression when the emitter current i and the current sense current is exhibit the same operation even in the transient state.
그러나, IGBT를 스위칭 동작했을 때의 턴 온 및 턴 오프의 과도 시에 있어서는, 여러가지 요인에 의해 양 전류(i, is)가 동일 동작을 전혀 나타내지 않는 경우가 있다. 예를 들면, IGBT의 내부 구조상, (1) 메인부의 임계치 전압(Vthm)과 전류 감지부의 임계치 전압(Vths)이 다르고, Vthm>Vths의 관계가 성립되는 경우나, (2) 메인부에서의 내부 게이트 저항(Rgm)과 게이트 용량(Cm)에 따라 결정되는 시상수와, 전류 감지부에서의 내부 게이트 저항(Rgs)과 게이트 용량(Cs)에 따라 결정되는 시상수가 설계상 (Rgm×Cm)<(Rgs×Cs)이 되는 경우가 있다. 그리고, 이러한 케이스 (1), (2)가 발생될 때에는 턴 오프 시의 전류 감지 전류(is)의 감쇠가 주 전류(i)의 감쇠보다도 늦어져, 순간적으로 전류 감지 전류(is)가 증가하는 경우가 있다고 보고되어 있다(전기학회 논문지 C, 제115권 1호「전류 감지가 내장된 IGBT의 전류 검출용 유닛 셀에서의 과도 피크 전류 해석과 억제법」 참조).However, when the turn-on and turn-off transients occur when the IGBT is switched, both currents i and is do not exhibit the same operation at all due to various factors. For example, in the internal structure of the IGBT, (1) the threshold voltage (V thm ) of the main part is different from the threshold voltage (V ths ) of the current sensing part, and the relationship between V thm > V ths is established, or (2) the main Time constant determined by the internal gate resistance (R gm ) and gate capacitance (C m ) in the negative, and time constant determined by the internal gate resistance (R gs ) and gate capacitance (C s ) in the current sensing unit phase there is a case that the (R gm × C m) < (R gs × C s). When such cases (1) and (2) occur, the attenuation of the current sensing current is turned off later than the attenuation of the main current i, and the current sensing current is instantaneously increased. It is reported that there is a case (see Korean Society of Electrical Engineers C, No. 115, "Transient Peak Current Analysis and Suppression Method in Current Detection Unit Cell of IGBT with Current Sense").
이러한 경우에 있어서는, 도 16 및 도 17에 예시된 과전류 제한 회로(1OP)는 더이상 안정된 과전류 억제 기능을 발휘할 수 없게 된다. 즉, 상기 요인 (1), (2) 등에 기인하여 전류 감지 전류(is)가 순간적으로 커지면, 전류 감지부에 흐르는 전류(is)와 감지 저항(3P)의 저항치(Rs)와의 곱으로 주어지는 전압이 양 전류(i, is)가 부하 단락 상태에서도 동일 동작을 나타내는 경우의 전압보다도 상승하기 때문에, 전류 제한용 MOSFET(2P)의 게이트 전극에 인가되는 전압이 높아져 MOSFET(2P)의 통전 능력이 필요 이상으로 증대된다. 이 때문에 IGBT(1P)의 게이트 전압을 강하시키는 스피드가 빠르게 된다. 이와 같이, 게이트 전압을 강하시키는 스피드가 빠르게 되면, IGBT(1P)의 턴 오프 스피드가 빠르게 되므로, 그 결과, 회로 인덕턴스와 턴 오프 시의 전류 변화율에 따라 결정되는 서지 전압이 높아지기 때문에, 조건에 따라서는 서지 전압이 소자 내압을 초과하는 경우가 발생된다.In this case, the overcurrent limiting circuit 1OP illustrated in FIGS. 16 and 17 can no longer exhibit a stable overcurrent suppression function. That is, if the current sensing current is instantaneously large due to the factors (1), (2), etc., it is given by the product of the current is flowing through the current sensing unit and the resistance value R s of the sensing resistor 3P. Since the voltage rises above the voltage when both currents (i, is) exhibit the same operation even under a load short state, the voltage applied to the gate electrode of the current limiting MOSFET 2P is increased to increase the power supply capability of the MOSFET 2P. Increased more than necessary. For this reason, the speed of dropping the gate voltage of the IGBT 1P is increased. In this way, when the speed for lowering the gate voltage becomes faster, the turn-off speed of the IGBT 1P becomes faster, and as a result, the surge voltage determined according to the circuit inductance and the current change rate at turn-off becomes high. Occurs when the surge voltage exceeds the device breakdown voltage.
이와 같은 문제점은 MOSFET(2P) 대신에 바이폴라 트랜지스터를 전류 제한용 트랜지스터로서 이용하는 경우 및 전력 반도체 소자로서 종형 파워 MOSFET을 이용하는 경우 중 어느 경우에서도 발생될 수 있는 문제점이다.This problem is a problem that can occur in any of the cases where a bipolar transistor is used as a current limiting transistor instead of the MOSFET 2P and a vertical power MOSFET is used as the power semiconductor element.
〈발명의 개시〉<Start of invention>
본 발명은 상술한 문제점을 극복하도록 이루어진 것으로, 어떠한 조건 및 상태에서도 과전류 제한 시의 전력 반도체 소자의 턴 오프 스피드를 올리지 않고, 항상 안정된 과전류 제한 동작을 실현 가능하게 하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to overcome the above-described problems, and an object thereof is to enable a stable overcurrent limiting operation to be realized at all times without increasing the turn-off speed of the power semiconductor element at the time of overcurrent limiting under any conditions and conditions.
제1 국면에 따른 발명은, 주 전류를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에 각각 접속된 제1 전극 단자, 제2 전극 단자, 제3 전극 단자 및 전류 감지 단자를 갖는 전력 반도체 소자의 과전류 제한 회로에 있어서, 상기 제2 전극 단자와 상기전류 감지 단자 사이에 접속된 저항과, 상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극, 제2 주 전극 및 주 제어 전극을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때는 ON 상태가 되어 상기 제1 주 전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터와, 상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 회로를 구비하는 것을 특징으로 한다.The invention according to the first aspect includes a first region and a second region for flowing main current, a third region for controlling the main current flowing from the first region to the second region, and from the second region. A current detecting region for flowing a current sensing current, and a first electrode terminal, a second electrode terminal, and a third electrode terminal respectively connected to the first region, the second region, the third region, and the current detecting region. And an overcurrent limiting circuit of a power semiconductor device having a current sensing terminal, comprising: a resistor connected between the second electrode terminal and the current sensing terminal, the third electrode terminal, the second electrode terminal, and the current sensing terminal; And a first main electrode, a second main electrode, and a main control electrode connected to each other, and are turned on when a voltage equal to or greater than a first control voltage is applied to the main control electrode. A voltage that is connected between a transistor for passing a current through a second main electrode and the main control electrode and the second main electrode of the transistor, wherein a voltage determined by a product of the current sensing current and the resistance value is controlled by the first control. And a voltage clamp circuit for clamping the voltage applied to the main control electrode to a second control voltage equal to or greater than the first control voltage when the predetermined value is equal to or greater than the voltage.
제2 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 전압 클램프 회로는 상기 트랜지스터의 상기 주 제어 전극 및 상기 제2 주 전극에 각각 접속된 제1 전극 및 제2 전극을 갖고, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 상기 전압이 상기 소정의 값이 될 때에 ON 상태가 되어 상기 제1 전극으로부터 상기 제2 전극으로 전류를 흘리는 다이오드를 구비하고 있으며, 상기 제2 제어 전압은 상기 제1 전극과 상기 제2 전극 사이의 전압에 기초하여 정해지며, 또한 상기 제1 제어 전압 이상인 것을 특징으로 한다.According to a second aspect of the invention, in the overcurrent limiting circuit according to the first aspect, the voltage clamp circuit has a first electrode and a second electrode connected to the main control electrode and the second main electrode of the transistor, respectively. And a diode which is turned on when the voltage determined by the product of the current sensing current and the resistance value reaches the predetermined value, and causes a current to flow from the first electrode to the second electrode. The second control voltage is determined based on the voltage between the first electrode and the second electrode, and is greater than or equal to the first control voltage.
제3 국면에 따른 발명은, 제2 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 순방향으로 바이어스되도록 접속되어 있는 것을 특징으로 한다.The invention according to the third aspect is characterized in that in the overcurrent limiting circuit according to the second aspect, the diode is connected so as to be biased in the forward direction.
제4 국면에 따른 발명은, 제3 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 PN 접합 다이오드인 것을 특징으로 한다.The invention according to the fourth aspect, in the overcurrent limiting circuit according to the third aspect, is characterized in that the diode is a PN junction diode.
제5 국면에 따른 발명은, 제2 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 역방향으로 바이어스되도록 접속되어 있는 것을 특징으로 한다.The invention according to the fifth aspect is characterized in that in the overcurrent limiting circuit according to the second aspect, the diodes are connected so as to be biased in the reverse direction.
제6 국면에 따른 발명은, 제3 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 PN 접합 다이오드인 것을 특징으로 한다.The invention according to the sixth aspect is characterized in that in the overcurrent limiting circuit according to the third aspect, the diode is a PN junction diode.
제7 국면에 따른 발명은, 제3 국면에 따른 과전류 제한 회로에 있어서, 상기 다이오드는 쇼트 키 배리어 다이오드인 것을 특징으로 한다.According to a seventh aspect of the invention, in the overcurrent limiting circuit according to the third aspect, the diode is a Schottky barrier diode.
제8 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터를 제1 트랜지스터로 정의하고, 상기 저항은 상기 전류 감지 단자에 접속된 일단을 갖는 제1 저항과, 상기 제1 저항의 타단에 접속된 일단과 상기 제2 전극 단자에 접속된 타단을 갖는 제2 저항을 구비하고, 상기 전압 클램프 회로는 상기 트랜지스터의 상기 주 제어 전극, 상기 제2 주 전극 및 상기 제1 저항의 상기 타단에 각각 접속된 제1 전극, 제2 전극 및 제어 전극을 갖고, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 상기 전압이 상기 소정의 값이 될 때에 ON 상태가 되어 상기 제1 전극으로부터 상기 제2 전극으로 전류를 흘리는 제2 트랜지스터를 구비하고 있으며, ON 상태에서 상기 제2 트랜지스터의 상기 제1 전극과 상기 제2 전극 사이의 전압은 상기 제1 제어 전압 이상으로 설정되어 있으며, 상기 제2 제어 전압은 상기 제1 전극과 상기 제2 전극 사이의 상기 전압에 기초하여 정해지는 것을 특징으로 한다.According to an eighth aspect of the present invention, in the overcurrent limiting circuit according to the first aspect, the transistor is defined as a first transistor, and the resistor includes: a first resistor having one end connected to the current sensing terminal; And a second resistor having one end connected to the other end of the resistor and the other end connected to the second electrode terminal, wherein the voltage clamp circuit includes the main control electrode, the second main electrode, and the first resistor of the transistor. A first electrode, a second electrode, and a control electrode connected to the other end, respectively, and are in an ON state when the voltage determined by the product of the current sensing current and the resistance value becomes the predetermined value; And a second transistor configured to flow a current from an electrode to the second electrode, wherein a voltage between the first electrode and the second electrode of the second transistor in the ON state is equal to the second transistor. It is set to one or more control voltages, and the said 2nd control voltage is decided based on the said voltage between the said 1st electrode and the said 2nd electrode.
제9 국면에 따른 발명은, 제8 국면에 따른 과전류 제한 회로에 있어서, 상기 제2 트랜지스터는 MOSFET인 것을 특징으로 한다.The invention according to the ninth aspect is the overcurrent limiting circuit according to the eighth aspect, wherein the second transistor is a MOSFET.
제10 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 제2 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 한다.The invention according to the tenth aspect is the overcurrent limiting circuit according to the first aspect, wherein the second transistor is a bipolar transistor.
제11 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터의 상기 제1 주 전극은 제1 전극과, 상기 제3 전극 단자 및 상기 제1 전극에 각각 접속된 일단 및 타단을 갖고, 순방향 바이어스 시에는 상기 일단으로부터 상기 타단측으로 전류를 흘리는 다이오드를 구비하는 것을 특징으로 한다.According to the eleventh aspect of the present invention, in the overcurrent limiting circuit according to the first aspect, the first main electrode of the transistor is connected to a first electrode, one end and the other end of the third electrode terminal and the first electrode, respectively. In the forward bias, characterized in that it comprises a diode for flowing a current from the one end to the other end side.
제12 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터는 MOSFET인 것을 특징으로 한다.The invention according to the twelfth aspect is characterized in that in the overcurrent limiting circuit according to the first aspect, the transistor is a MOSFET.
제13 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 한다.According to the thirteenth aspect of the invention, in the overcurrent limiting circuit according to the first aspect, the transistor is a bipolar transistor.
제14 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 저항, 상기 트랜지스터 및 상기 전압 클램프 회로는 반도체 기판 상에 집적화되어 있는 것을 특징으로 한다.According to a fourteenth aspect of the present invention, in the overcurrent limiting circuit according to the first aspect, the resistor, the transistor, and the voltage clamp circuit are integrated on a semiconductor substrate.
제15 국면에 따른 발명은, 제1 국면에 따른 과전류 제한 회로에 있어서, 상기 과전류 제한 회로는 상기 전력 반도체 소자를 갖는 반도체 장치 내에 포함되어 있는 것을 특징으로 한다.According to a fifteenth aspect of the present invention, in the overcurrent limiting circuit according to the first aspect, the overcurrent limiting circuit is included in a semiconductor device having the power semiconductor element.
제16 국면에 따른 발명은, 주 전류를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에각각 접속된 제1 전극 단자, 제2 전극 단자, 제3 전극 단자 및 전류 감지 단자를 갖는 전력 반도체 소자의 과전류 제한 회로에 있어서, 상기 제2 전극 단자와 상기 전류 감지 단자 사이에 접속된 저항, 상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극, 제2 주 전극 및 주 제어 전극을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때에는 ON 상태가 되어 상기 제1 주 전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터와, 상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 수단을 포함하는 것을 특징으로 한다.The invention according to the sixteenth aspect includes a first region and a second region for flowing main current, a third region for controlling the main current flowing from the first region to the second region, and from the second region. A current detecting region for flowing a current sensing current, and a first electrode terminal, a second electrode terminal, and a third electrode terminal connected to the first region, the second region, the third region, and the current detecting region, respectively. And an overcurrent limiting circuit of a power semiconductor device having a current sensing terminal, comprising: a resistor connected between the second electrode terminal and the current sensing terminal, the third electrode terminal, the second electrode terminal, and the current sensing terminal, respectively. A first main electrode, a second main electrode, and a main control electrode connected thereto; A voltage that is connected between a transistor for passing a current through a second main electrode and the main control electrode and the second main electrode of the transistor, wherein a voltage determined by a product of the current sensing current and the resistance value is controlled by the first control. And a voltage clamp means for clamping the voltage applied to the main control electrode to a second control voltage equal to or greater than the first control voltage when the predetermined value is equal to or greater than the voltage.
제17 국면에 따른 발명은, 주 전류를 흘리기 위한 제1 영역 및 제2 영역과, 상기 제1 영역으로부터 상기 제2 영역으로 흐르는 상기 주 전류를 제어하기 위한 제3 영역과, 상기 제2 영역으로부터 전류 감지 전류를 흘리기 위한 전류 검출용 영역과, 상기 제1 영역, 상기 제2 영역, 상기 제3 영역 및 상기 전류 검출용 영역에 각각 접속된 제1 전극 단자, 제2 전극 단자, 제3 전극 단자 및 전류 감지 단자를 갖는 전력 반도체 소자와, 상기 제2 전극 단자와 상기 전류 감지 단자 사이에 접속된 저항과, 상기 제3 전극 단자, 상기 제2 전극 단자 및 상기 전류 감지 단자에 각각 접속된 제1 주 전극, 제2 주 전극 및 주 제어 전극을 구비하고, 상기 주 제어 전극에 제1 제어 전압 이상의 전압이 인가될 때에는 ON 상태가 되어 상기 제1 주전극으로부터 상기 제2 주 전극으로 전류를 흘리는 트랜지스터와, 상기 트랜지스터의 상기 주 제어 전극과 상기 제2 주 전극 사이에 접속되어 있으며, 상기 전류 감지 전류와 상기 저항 값과의 곱으로 정해지는 전압이 상기 제1 제어 전압 이상의 소정의 값이 되었을 때, 상기 주 제어 전극에 인가되는 전압을 상기 제 1 제어 전압 이상의 제2 제어 전압에 클램프하는 전압 클램프 회로를 구비하는 것을 특징으로 한다.The invention according to the seventeenth aspect includes a first region and a second region for flowing main current, a third region for controlling the main current flowing from the first region to the second region, and from the second region. A current detecting region for flowing a current sensing current, and a first electrode terminal, a second electrode terminal, and a third electrode terminal respectively connected to the first region, the second region, the third region, and the current detecting region. And a power semiconductor element having a current sensing terminal, a resistor connected between the second electrode terminal and the current sensing terminal, and a first electrode connected to the third electrode terminal, the second electrode terminal, and the current sensing terminal, respectively. And a main electrode, a second main electrode, and a main control electrode. The main electrode, the second main electrode, and the main control electrode are provided when the voltage is equal to or greater than the first control voltage. A voltage that is connected between the flowing transistor and the main control electrode and the second main electrode of the transistor, and the voltage determined by the product of the current sensing current and the resistance value has become a predetermined value equal to or greater than the first control voltage. And a voltage clamp circuit for clamping the voltage applied to the main control electrode to a second control voltage equal to or greater than the first control voltage.
본 발명의 제1 내지 제17의 각 국면에 따르면, 전류 감지 전류가 증대하여 전류 감지 전류와 저항 값과의 곱으로 정해지는 전압이 제1 제어 전압 이상의 전압치에 도달하였을 때에는 트랜지스터의 주 제어 전극에 인가되는 전압은 제1 제어 전압 이상의 전압치에 대응하는 제2 제어 전압에 클램프되어 트랜지스터의 통전 능력의 증대는 억제되고, 그 결과 전력 반도체 소자의 제3 전극 단자에 인가되는 제어 전압을 강하시키는 스피드 내지는 속도가 일정한 값으로 제한되어 그 이상으로 빠르게 되지 않는다. 따라서, 부하 단락 상태 등의 상태에서 주 전류와 전류 감지 전류가 동일 동작을 나타내지 않은 경우라도 그와 같은 상황에 관계없이, 전력 반도체 소자의 턴 오프 시의 서지 전압을 억제하여 항상 안정된 과전류 제한 동작을 실현시킬 수 있다.According to each of the first to seventeenth aspects of the present invention, the main control electrode of the transistor when the current sensing current increases and the voltage determined by the product of the current sensing current and the resistance value reaches a voltage value equal to or greater than the first control voltage. The voltage applied to is clamped to a second control voltage corresponding to a voltage value equal to or greater than the first control voltage so that an increase in the current carrying capacity of the transistor is suppressed, and as a result, the control voltage applied to the third electrode terminal of the power semiconductor element is lowered. Speed or speed is limited to a constant value and does not go faster than that. Therefore, even when the main current and the current sense current do not exhibit the same operation in a load short-circuit state or the like, irrespective of such a situation, the surge voltage at the turn-off of the power semiconductor device is suppressed to always perform stable overcurrent limiting operation. It can be realized.
특히, 본 발명의 제3 및 제4 국면에 따르면, 트랜지스터의 제1 제어 전압과 다이오드의 순방향 전압은 동일한 온도 의존성을 갖기 때문에, 온도 변화에 대해서도 한층 안정된 과전류 동작이 가능해진다.In particular, according to the third and fourth aspects of the present invention, since the first control voltage of the transistor and the forward voltage of the diode have the same temperature dependency, more stable overcurrent operation is possible even with temperature changes.
본 발명의 목적, 특징, 국면 및 이점에 대해서는 상술한 것 이외의 것도 포함시켜 첨부 도면과 함께 이하에 상술한다.Objects, features, aspects and advantages of the present invention will be described below in conjunction with the accompanying drawings, including those other than those described above.
본 발명은 예를 들면, 절연 게이트형 바이폴라 트랜지스터(이하, IGBT라 기술함), 또는 종형 파워 MOSFET으로 대표되는 게이트 전압 제어형 전력 반도체 소자의 과전류 제한 시의 안정화 기술에 관한 것이다.The present invention relates to a stabilization technique at the time of overcurrent limiting of a gate voltage controlled power semiconductor device represented by, for example, an insulated gate bipolar transistor (hereinafter referred to as IGBT) or a vertical power MOSFET.
도 1은 제1 실시예에 따른 반도체 장치의 회로 구성을 나타내는 도면이다.1 is a diagram showing the circuit configuration of a semiconductor device according to the first embodiment.
도 2는 전류 감지가 내장된 IGBT의 내부 구조를 부분적으로 나타내는 종단면 도이다.2 is a longitudinal cross-sectional view partially showing the internal structure of an IGBT incorporating current sensing;
도 3은 종래의 과전류 제한 회로를 디바이스 시뮬레이션했을 때의 등가 회로를 나타내는 도면이다.3 is a diagram showing an equivalent circuit when a device simulation of a conventional overcurrent limiting circuit is performed.
도 4는 제1 실시예에 따른 과전류 제한 회로를 디바이스 시뮬레이션했을 때의 등가 회로를 나타내는 도면이다.Fig. 4 is a diagram showing an equivalent circuit when device simulation of the overcurrent limiting circuit according to the first embodiment.
도 5 및 도 6은 종래의 과전류 제한 회로에 대한 디바이스 시뮬레이션 결과를 나타내는 도면이다.5 and 6 are diagrams showing device simulation results for a conventional overcurrent limiting circuit.
도 7 및 도 8은 제1 실시예에 따른 과전류 제한 회로에 대한 디바이스 시뮬레이션 결과를 나타내는 도면이다.7 and 8 are diagrams showing device simulation results for the overcurrent limiting circuit according to the first embodiment.
도 9는 과전류 제한 회로의 전류 제한용 MOSFET을 반도체 기판 상에 형성할 때의 MOSFET을 나타내는 종단면도이다.Fig. 9 is a longitudinal sectional view showing a MOSFET when forming a current limiting MOSFET of an overcurrent limiting circuit on a semiconductor substrate.
도 10은 과전류 제한 회로의 감지 저항을 반도체 기판 상에 형성할 때의 감지 저항을 나타내는 종단면도이다.Fig. 10 is a longitudinal cross-sectional view showing a sense resistor when a sense resistor of an overcurrent limiting circuit is formed on a semiconductor substrate.
도 11은 과전류 제한 회로의 전압 클램프용 다이오드를 PN 접합 다이오드로서 반도체 기판 상에 형성할 때의 다이오드의 구성을 나타내는 종단면도이다.Fig. 11 is a longitudinal sectional view showing the structure of a diode when a voltage clamp diode of an overcurrent limiting circuit is formed on a semiconductor substrate as a PN junction diode.
도 12는 제1 실시예의 변형예에 따른 반도체 장치의 회로 구성을 나타내는도면이다.12 is a diagram showing the circuit configuration of a semiconductor device according to a modification of the first embodiment.
도 13은 제2 실시예에 따른 반도체 장치의 회로 구성을 나타내는 도면이다.13 is a diagram showing the circuit configuration of a semiconductor device according to the second embodiment.
도 14는 과전류 제한 회로의 전압 클램프용 다이오드를 쇼트 키 배리어 다이오드로서 반도체 기판 상에 형성할 때의 다이오드의 구성을 나타내는 종단면도이다.Fig. 14 is a longitudinal sectional view showing the structure of a diode when a voltage clamp diode of an overcurrent limiting circuit is formed on a semiconductor substrate as a schottky barrier diode.
도 15는 제3 실시예에 따른 반도체 장치의 회로 구성을 나타내는 도면이다.15 is a diagram showing the circuit configuration of a semiconductor device according to the third embodiment.
도 16은 종래의 과전류 제한 회로의 일례를 나타내는 도면이다.It is a figure which shows an example of the conventional overcurrent limiting circuit.
도 17은 종래의 과전류 제한 회로의 다른 일례를 나타내는 도면이다.17 is a diagram illustrating another example of the conventional overcurrent limiting circuit.
〈발명을 실시하기 위한 최량의 형태〉<The best form to perform invention>
본 실시예는, ① 전력 반도체 소자와, ② 부하 단락 시 등에 전력 반도체 소자에 흐르는 과전류를 제어하기 위한 제어 회로에 대응하는 과전류 제한 회로를 적어도 갖는 반도체 장치에 관한 것이다. 여기서, ① 전력 반도체 소자는 게이트 전극 내지는 제어 전극을 갖고, 또한 전극에 인가되는 제어 전압에 따라 제1 전극 단자와 제2 전극 단자 사이에 흐르는 주 전류의 양을 제어하는 스위칭 소자이며, 예를 들면, IGBT, 또는 종형 파워 MOSFET으로 이루어진다. 더구나 전력 반도체 소자는 주 전류가 과전류 상태에 있다고 평가되어야 할 값이 되는 지의 여부를 검출하기 위해 이용되는 전류 감지 전류를 생성·출력하는 전류 검출용 영역을 갖는다. 한편, ② 과전류 제어 회로는 (ⅰ) 감지 저항과, (ⅱ) 전류 제한용 트랜지스터와, (ⅲ) 전압 클램프 회로를 적어도 구비한다. 특히 본 실시예에 있어서 중핵을 이루는 것이 상기 전압 클램프 회로이고, 과전류 제한 회로는 전류 제한용 트랜지스터의 주 제어 전압과 제2 주 전극 사이에 배치되어 있으며, 또한 감지 저항으로 발생되는 전압에 따라 전류 제한용 트랜지스터의 주 제어 전압을 클램프하여 트랜지스터의 통전 능력을 클램프 시의 능력보다도 증대되지 않도록 제어하는 기능을 갖는다. 이 경우 상기 전압 클램프 회로를 다이오드를 이용하여 구성하는 경우가 후술의 제1 실시예 및 제2 실시예이고, 전압 클램프 회로를 MOSFET이나 바이폴라 트랜지스터 등의 스위칭 소자로 구성하는 경우가 제3 실시예에 상당한다.The present embodiment relates to a semiconductor device having at least an electric power semiconductor element and an overcurrent limiting circuit corresponding to a control circuit for controlling an overcurrent flowing in the electric power semiconductor element at the time of a load short circuit. Here, the power semiconductor element is a switching element having a gate electrode or a control electrode and controlling the amount of main current flowing between the first electrode terminal and the second electrode terminal in accordance with a control voltage applied to the electrode, for example , IGBT, or vertical power MOSFETs. Moreover, the power semiconductor element has a current detection area for generating and outputting a current sensing current used for detecting whether the main current is a value that should be evaluated as being in an overcurrent state. The overcurrent control circuit, on the other hand, includes at least (i) a sense resistor, (ii) a current limiting transistor, and (iii) a voltage clamp circuit. In particular, in the present embodiment, the core is the voltage clamp circuit, and the overcurrent limiting circuit is disposed between the main control voltage and the second main electrode of the current limiting transistor, and the current limiting according to the voltage generated by the sensing resistor. It has a function of clamping the main control voltage of the transistor for controlling the power supply capability of the transistor so as not to increase than that at the time of clamping. In this case, the voltage clamp circuit is configured by using a diode in the first and second embodiments described below, and the voltage clamp circuit is configured by a switching element such as a MOSFET or a bipolar transistor. It is considerable.
이하 도면을 참조하여 제1 실시예 내지 제3 실시예를 각각 순차적으로 기재한다.Hereinafter, the first to third embodiments will be described sequentially with reference to the drawings.
〈제1 실시예〉<First Embodiment>
도 1은 본 실시예에 따른 반도체 장치(100)의 구성을 나타내는 회로도이다. 반도체 장치(100)는 크게 나누어 전력 반도체 소자로서의 IGBT(1) 및 과전류 제한 회로 (10)로 이루어진다. 이 중, IGBT(1)의 내부 구조의 일부를 도 2에 나타낸다.1 is a circuit diagram showing the configuration of a semiconductor device 100 according to the present embodiment. The semiconductor device 100 is roughly divided into an IGBT 1 and an overcurrent limiting circuit 10 as a power semiconductor element. Among these, a part of the internal structure of the IGBT 1 is shown in FIG.
본 IGBT(1)는 스위칭 기능 외에 전류 감지 기능도 갖고, 등가 회로는 후술하는 도 4에도 도시된 바와 같이, 메인부 PMIGBT와 전류 감지부 PSIGBT가 병렬 접속되어 이루어지는 소자로서 나타내게 된다. 즉, 도 2에 예시한 바와 같이 IGBT(1)는 도 1에 도시한 주 전류(i)를 그 사이에서 흘리기 위한 제1 영역 내지는 콜렉터 영역 및 제2 영역 내지는 에미터 영역과, 주 전류(i)를 제어하기 위한 제3 영역 내지는 게이트 영역과, 상기 에미터 영역 내에 형성되고, 또한 에미터 영역으로부터 도 1에 도시된 전류 감지 전류(is)를 외부로 흘리기 위한 전류 검출용 영역 내지는 전류 감지 영역과, 상기 콜렉터 영역에서의 콜렉터 전극(도시하지 않음)에 접속된제1 전극 단자 내지는 콜렉터 단자(C: 도 1 참조)와, 상기 에미터 영역에서의 에미터 전극(11)에 접속된 제2 전극 단자 내지는 에미터 단자(E: 도 1)와, 상기 게이트 영역에서의 게이트 전극에 접속된 제3 전극 단자 내지는 게이트 단자(G: 도 1)와, 상기 전류 검출용 영역의 전류 감지 전극(12)에 접속된 전류 감지 단자(S: 도 1)를 갖는다.The IGBT 1 has a current sensing function in addition to the switching function, and the equivalent circuit is shown as an element in which the main unit PMIGBT and the current sensing unit PSIGBT are connected in parallel, as shown in FIG. That is, as illustrated in FIG. 2, the IGBT 1 includes a first region, a collector region, a second region, an emitter region, and a main current i for flowing the main current i shown in FIG. 1 therebetween. Is formed in the emitter region, and the current detecting region or current sensing region for flowing the current sensing current is shown in FIG. 1 from the emitter region to the outside. And a first electrode terminal or a collector terminal (see FIG. 1) connected to a collector electrode (not shown) in the collector region, and a second electrode connected to the emitter electrode 11 in the emitter region. An electrode terminal or an emitter terminal E (FIG. 1), a third electrode terminal or a gate terminal G (FIG. 1) connected to a gate electrode in the gate region, and a current sensing electrode 12 in the current detection region. Current sensing terminal (S: Fig. 1) connected to the Has
한편, 과전류 제한 회로(10)는 도 1에 도시한 각 구성 요소를 갖는다. 즉, 본 회로(10)는 ① 에미터 단자(E)와 전류 감지 단자(S) 사이에 접속되며, 또한 저항치(Rs)를 갖는 감지 저항(3)과, ② IGBT(1)의 게이트 단자(G), 에미터 단자(E) 및 전류 감지 단자(S)에 각각 접속된 제1 주 전극(2D), 제2 주 전극(2S) 및 주 제어 전극(2G)을 갖고, 주 제어 전극(2G)에 적어도 제1 제어 전압이 인가되었을 때, ON 상태가 되며, 이 때 제1 주 전극(2D)으로부터 제2 주 전극(2S)으로 향하여 IGBT(1)의 게이트 영역에 축적된 전하가 바이패스 전류로서 흐르는 트랜지스터(2)를 갖는다. 이 트랜지스터(2)의 구체적인 예로서는 (npn형, 또는 pnp형의) 바이폴라 트랜지스터이여도 좋고, (n형, 또는 p형의) MOSFET이여도 좋다. 여기서는, 과전류 상태일 때, IGBT(1)에 있어서의 게이트 전압을 강하시키는 소자인 트랜지스터(2)로서 n형 MOSFET을 이용하고 있다. 따라서, 상기 단자(2D, 2S 및 2G)는 각각 드레인 전극 소스, 전극 및 게이트 전극에 해당되고, 또한 상기 제 1 제어 전압은 MOSFET(2)의 임계치 전압에 상당한다.On the other hand, the overcurrent limiting circuit 10 has each component shown in FIG. That is, the circuit 10 is connected between the ① emitter terminal E and the current sensing terminal S, and has a sensing resistor 3 having a resistance value R s , and ② a gate terminal of the IGBT 1. (G), the first main electrode 2D, the second main electrode 2S, and the main control electrode 2G connected to the emitter terminal E and the current sensing terminal S, respectively, and the main control electrode ( When at least a first control voltage is applied to 2G), it is in an ON state, and at this time, the charge accumulated in the gate region of the IGBT 1 from the first main electrode 2D to the second main electrode 2S is biped. It has a transistor 2 flowing as a pass current. As a specific example of this transistor 2, a bipolar transistor (of npn type or pnp type) may be used, or a MOSFET (n type or p type) may be used. Here, an n-type MOSFET is used as the transistor 2 which is an element that drops the gate voltage in the IGBT 1 in the overcurrent state. Thus, the terminals 2D, 2S, and 2G correspond to drain electrode sources, electrodes, and gate electrodes, respectively, and the first control voltage corresponds to the threshold voltage of the MOSFET 2.
더욱 상기 회로(10)는 ③순방향으로 바이어스되도록 MOSFET(2)의 게이트 전극(2G)과 소스 전극(2S) 사이에 접속된 적어도 하나의 다이오드(5)로 구성되는 전압 클램프 회로(4)를 갖고 있다. 여기서, 다이오드(5)의 순방향 전압은 MOSFET(2)의 임계치 전압 이상으로 설정되어 있으며, 그 제1 전극, 또는 애노드 전극(5A) 및 제2 전극, 또는 캐소드 전극(5K)은 각각 게이트 전극(2G) 및 소스 전극(2S)에 접속되어 있다. 이 다이오드(5)의 구체적인 예로서는 쇼트 키 배리어 다이오드라도 가능하지만, 바람직하게는 PN 접합 다이오드가 이용된다.Further, the circuit 10 has a voltage clamp circuit 4 composed of at least one diode 5 connected between the gate electrode 2G and the source electrode 2S of the MOSFET 2 so as to be biased in the forward direction. have. Here, the forward voltage of the diode 5 is set above the threshold voltage of the MOSFET 2, and the first electrode, or the anode electrode 5A and the second electrode, or the cathode electrode 5K are each a gate electrode ( 2G) and the source electrode 2S. Although a Schottky barrier diode can be used as a specific example of this diode 5, Preferably, a PN junction diode is used.
이상과 같이, 상기 회로(10)가 구성되어 있기 때문에 IGBT(1)가 ON 상태에 있고, 주 전류(i)가 통상치의 범위 내에 있을 때에는, 전류 감지 전류(is)와 저항치(Rs)와의 곱으로 주어지는 전압은 다이오드(5)의 순방향 전압보다도 작기 때문에, 다이오드(5)는 OFF 상태에 있으며, MOSFET(2)의 게이트 전압은 전압 클램프 회로 (4)에 의해 클램프되지 않고, 상기 전압치(is×Rs)가 MOSFET(2)의 게이트 전극(2G)에 인가되어, MOSFET(2)은 그 전압에 따른 통전 능력을 발휘한다. 이에 대하여 본 장치(100)의 콜렉터 단자(C), 또는 에미터 단자(E)에 접속된 외부의 부하가 단락하는 등의 이상 사태가 발생되면, 주 전류(i)는 통상 시보다도 증대하여 과전류라고 판단되는 전류치가 되며(과전류 상태의 발생), 이에 따라 전류 감지 전류(is)도 증대하고, 이미 상술한 바와 같이 양 전류(i, is)가 과도 시에 동일 동작을 나타내지 않을 때에는, 전류 감지 전류(is)가 순간적으로 급증된다. 그 결과, 전압치(is× Rs)도 급증하게 되지만, 그 과정에서 전압치(is×Rs)가 소정의 값, 즉, 다이오드(5)의 순방향 전압의 값에까지 도달하면, 다이오드(5)는 ON 상태 내지는 도통 상태가되고, 순방향 전압에 기초하여 MOSFET(2)의 게이트 전압(전류 감지·에미터 간 전압)이 결정되며, 또한 전류 감지·에미터 간 전압이 더이상 다이오드(5)의 순방향 전압보다도 커지지 않게 된다. 즉, [전압치(is×Rs) ≥(다이오드(5)의 순방향 전압]으로 되어 있는 상태에 있어서는, 전압 클램프 회로(4)는 MOSFET(2)의 게이트 전극(2G)에 인가되는 전압을 다이오드(5)의 순방향 전압에 동등한 제2 제어 전압(=일정치)에 클램프한다. 이에 따라, MOSFET(2)의 통전 능력은 더이상 상승할 수 없게 되어 일정치가 되는 결과, MOSFET(2)은 IGBT(1)의 게이트 전압을 강하시키는 스피드를 일정치로 안정화시켜 IGBT(1)를 OFF 상태로 계속 유지한다.As described above, since the circuit 10 is configured, when the IGBT 1 is in the ON state and the main current i is within the normal range, the current sensing current is and the resistance value R s Since the voltage given by the product is smaller than the forward voltage of the diode 5, the diode 5 is in the OFF state, the gate voltage of the MOSFET 2 is not clamped by the voltage clamp circuit 4, and the voltage value ( is x R s is applied to the gate electrode 2G of the MOSFET 2, so that the MOSFET 2 exhibits a current carrying capability in accordance with the voltage. On the other hand, when an abnormal situation such as short-circuit of the external load connected to the collector terminal C or the emitter terminal E of the apparatus 100 occurs, the main current i increases more than usual and the overcurrent It becomes the current value judged to be (the occurrence of an overcurrent state), and accordingly, the current sensing current is also increased, and as described above, when both currents i and is do not exhibit the same operation at the time of transient, current sensing The current is instantaneously spiked. As a result, the voltage value is x R s also rapidly increases, but when the voltage value is x R s reaches a predetermined value, that is, the value of the forward voltage of the diode 5 in the process, the diode 5 ) Is in the ON state or the conduction state, and the gate voltage (voltage between the current sense and the emitter) of the MOSFET 2 is determined based on the forward voltage, and the voltage between the current sense and the emitter is no longer determined by the diode 5. It does not become larger than the forward voltage. That is, in a state where the voltage value is x R s ≥ (forward voltage of the diode 5), the voltage clamp circuit 4 selects a voltage applied to the gate electrode 2G of the MOSFET 2. The second control voltage (= constant value) equivalent to the forward voltage of the diode 5 is clamped, whereby the conduction capability of the MOSFET 2 can no longer rise and becomes constant, resulting in a MOSFET 2 The speed of dropping the gate voltage of the IGBT 1 is stabilized to a constant value, and the IGBT 1 is kept in the OFF state.
본원 발명자는, 전압 클램프 회로(4)가 있는 경우와, 전압 클램프 회로(4)가 없는 경우의 디바이스 시뮬레이션을 행하였기 때문에, 그 결과를 이하에 기술한다. 우선, 도 3 및 도 4는 함께 디바이스 시뮬레이션에 이용한 등가 회로를 나타내고 있으며, 특히 도 3은 종래의 전류 억제 회로를 이용하고, 도 4는 전압 클램프 회로(4)의 구성 소자로서 복수의 다이오드(도 4 중의 D3, D4)를 이용하고, 또한 순방향으로 바이어스되도록 각 다이오드(D3, D4)를 직렬 접속한 경우의 전류 억제 회로를 각각 나타내고 있다. 또한, 도 3 및 도 4 중, 기호(LP)는 외부의 부하를 나타내며, 기호(D2)는 프리휠 다이오드를 나타내며, 기호(L2, L3)는 단자에 있어서의 인덕턴스 성분을 나타내며, 기호(LS1∼LS4)는 배선 상의 기생 인덕턴스 성분을 나타내고 있다.The inventors of the present invention performed the device simulation in the case where the voltage clamp circuit 4 is present and in the case where the voltage clamp circuit 4 is not present, and therefore the results are described below. First, Figs. 3 and 4 together show an equivalent circuit used for device simulation, in particular Fig. 3 uses a conventional current suppression circuit, and Fig. 4 shows a plurality of diodes (Fig. The current suppression circuit is shown in the case where the diodes D3 and D4 are connected in series so as to use D3 and D4 in four and are biased in the forward direction. 3 and 4, the symbol LP denotes an external load, the symbol D2 denotes a freewheel diode, and the symbols L2 and L3 denote an inductance component in the terminal. LS4) shows the parasitic inductance component on the wiring.
다음으로, 도 5 및 도 5의 부분 확대도인 도 6은, 도 3의 종래 회로에서 부하(LP)가 단락 상태에 있을 때의 시뮬레이션 결과인 스위칭 파형을 나타내고 있다. 도 6에서 알 수 있는 바와 같이, 과전류 억제가 개시될 때, 즉, IGBT(1P)의 주 전류(ICE)가 최대치로부터 감소하기 시작했을 때에 있어서는 콜렉터 에미터 간 전압 (VCE)은 700V를 초과하는 최대치까지 순간적으로 도달하며, 턴 오프 시의 서지 전압이 크다.Next, FIG. 6, which is a partially enlarged view of FIGS. 5 and 5, shows a switching waveform which is a simulation result when the load LP is in a short circuit state in the conventional circuit of FIG. 3. As can be seen in FIG. 6, when overcurrent suppression is started, i.e., when the main current ICE of the IGBT 1P starts to decrease from the maximum, the collector-emitter inter-voltage VCE exceeds 700V. It reaches the maximum instantaneously, and the surge voltage at turn off is large.
한편, 도 7 및 도 7의 부분 확대도인 도 8은, 도 4의 회로에서 부하(LP)가 단락 상태에 있는 경우의 시뮬레이션 결과인 스위칭 파형을 나타내고 있다. 도 8로부터, 과전류 억제가 개시된 직후, IGBT(1)의 콜렉터 에미터 간 전압(VCE)이 도달하는 최대치는 700V 미만이다.On the other hand, FIG. 8 which is a partial enlarged view of FIG. 7 and FIG. 7 has shown the switching waveform which is a simulation result when the load LP is in the short circuit state in the circuit of FIG. From Fig. 8, immediately after overcurrent suppression is started, the maximum value at which the collector emitter-to-emitter voltage VCE of the IGBT 1 reaches is less than 700V.
이들 시뮬레이션 결과로부터 알 수 있는 바와 같이, 도 1 및 도 4의 과전류 제어 회로가 도 16 및 도 3의 종래의 과전류 억제 회로보다도 과전류 제한 상태에서의 턴 오프 시의 서지 전압이 보다 낮은 레벨로 억제되어 있다.As can be seen from these simulation results, the surge current at turn-off in the overcurrent limiting state is suppressed to a lower level than the conventional overcurrent suppression circuits of FIGS. 16 and 3 are suppressed. have.
또한, 상기 다이오드(5)를 후술한 바와 같이, 예를 들면, 폴리실리콘 내에 제조하는 경우에는 다이오드(5)의 순방향 전압을 ①다이오드(5)를 구성하는 부분의 면적과, ②직렬 접속되는 다이오드 수를 파라미터로 함으로써, 용이하게 변화시킬 수 있다. 이와 같이 다이오드(5)의 순방향 전압을 변화시키는 것은 상기 제2 제어 전압의 설정치를 바꾸는 것이 되기 때문에, 게이트 전압 클램프 시의 MOSFET(2)의 통전 능력을 바꾸는 것에 연결된다.As described later, for example, when the diode 5 is manufactured in polysilicon, the forward voltage of the diode 5 is determined by the area of the part constituting the diode 5 and the diode connected in series. By making the number a parameter, it can be changed easily. Since changing the forward voltage of the diode 5 in this way changes the set value of the second control voltage, it is connected to changing the current carrying capacity of the MOSFET 2 during the gate voltage clamp.
부언하여, 도 1의 구성에 따르면, 온도 의존성에 대해서도 이점을 얻을 수 있다. 즉, 과전류 제한용 트랜지스터(2)로서 MOSFET, 또는 바이폴라 트랜지스터중, 어느 하나를 이용하는 경우에 대해서도 트랜지스터(2)의 임계치 전압은 온도에 대하여 부적 의존성이 있고, 다이오드(5)의 순방향 특성의 온도 의존성도 또한 부적 관계가 되기 때문에, 본 회로(10)는 온도 변화에 대해서도 보다 안정된 동작을 실현 가능하게 한다.In addition, according to the structure of FIG. 1, an advantage can also be acquired also about temperature dependency. That is, even when either the MOSFET or the bipolar transistor is used as the overcurrent limiting transistor 2, the threshold voltage of the transistor 2 is negatively dependent on temperature, and the temperature dependency of the forward characteristic of the diode 5 is dependent. In addition, since this is a negative relationship, the present circuit 10 makes it possible to realize a more stable operation even with a temperature change.
여기서, 도 1의 과전류 제한 회로(10)의 각 구성 요소(2∼4)를 각각 분리된 부품으로서 구성하고, 이들 부품(2∼4)을 예를 들면, 프린트 기판, 또는 세라믹 기판 등의 기판 상에 탑재함으로써 본 회로(10)를 구성할 수도 있다. 그러나, 그 대신에 하나의 n형, 또는 p형 실리콘 반도체 기판 상에 각 부(2∼4)를 형성하여 본 회로(10)를 집적 회로로서 구성하여도 좋다. 후자의 경우에 있어서의 각 부(2∼4)가 구체적인 구조 예를, 모재로서의 반도체 기판이 n형 실리콘 기판이라고 한 경우에 대하여, 도 9 내지 도 11의 종단면도에 각각 도시한다. 또한, 도 9 내지 도 11 중의 각 참조번호는 각각 다음의 것을 나타낸다. 즉, 참조번호(20)는 n형 Si 기판, 참조번호(21)는 소스 전극층, 참조번호(22)는 게이트 전극층, 참조번호 (23)는 드레인 전극층, 참조번호(24, 25, 33, 및 53)는 절연층으로서의 SiO2막, 참조번호(26)는 게이트 절연막으로서의 SiO2막, 참조번호(27)는 게이트 전극으로서의 폴리실리콘층, 참조번호(28)는 n+층, 참조번호(29)는 p형 웰 영역, 참조번호(34)는 저항체층, 참조번호(31)는 감지 저항(3)의 한 쪽 단자, 참조번호(32)는 다른 쪽 단자, 참조번호(51)는 캐소드 전극층, 참조번호(52)는 애노드 전극층, 참조번호 (54)는 n형 폴리실리콘 영역, 그리고 참조번호(55)는 p형 폴리실리콘 영역이다.Here, each component 2-4 of the overcurrent limiting circuit 10 of FIG. 1 is comprised as a separate component, respectively, and these components 2-4 are board | substrates, such as a printed board or a ceramic board, for example. This circuit 10 can also be comprised by mounting on it. However, the circuit 10 may be configured as an integrated circuit by forming the portions 2 to 4 on one n-type or p-type silicon semiconductor substrate instead. 9 to 11 show the specific structural examples of the respective parts 2 to 4 in the latter case in the case where the semiconductor substrate as the base material is an n-type silicon substrate. In addition, each reference number in FIGS. 9-11 shows the following, respectively. That is, reference numeral 20 denotes an n-type Si substrate, reference numeral 21 denotes a source electrode layer, reference numeral 22 denotes a gate electrode layer, reference numeral 23 denotes a drain electrode layer, reference numerals 24, 25, 33, and 53 denotes an SiO 2 film as an insulating layer, reference numeral 26 denotes a SiO 2 film as a gate insulating film, reference numeral 27 denotes a polysilicon layer as a gate electrode, reference numeral 28 denotes an n + layer, and reference numeral 29 ) Denotes a p-type well region, reference numeral 34 denotes a resistor layer, reference numeral 31 denotes one terminal of the sensing resistor 3, reference numeral 32 denotes the other terminal, and reference numeral 51 denotes a cathode electrode layer. Reference numeral 52 denotes an anode electrode layer, reference numeral 54 denotes an n-type polysilicon region, and reference numeral 55 denotes a p-type polysilicon region.
또한, 과전류 제한 회로(10)의 트랜지스터(2)로서 npn형 바이폴라 트랜지스터를 이용하는 경우에는 트랜지스터(2)의 제1 주 전극, 제2 주 전극 및 주 제어 전극은 각각 콜렉터 전극, 에미터 전극 및 베이스 전극에 해당하게 된다.In the case where an npn type bipolar transistor is used as the transistor 2 of the overcurrent limiting circuit 10, the first main electrode, the second main electrode, and the main control electrode of the transistor 2 are respectively a collector electrode, an emitter electrode, and a base. It corresponds to an electrode.
〈제1 실시예의 변형예〉<Modification of First Embodiment>
도 1 중의 과전류 제한 회로(10)를 도 17의 경우와 같이 IGBT(1)의 게이트 단자(G) 및 전류 제한용 MOSFET의 드레인 전극에 애노드 전극 및 캐소드 전극이 각각 접속된 다이오드(8)를 갖는 경우에도 적용할 수 있다. 그 경우에는 트랜지스터 (2)의 제1 주 전극(2D)은 트랜지스터(2) 자신의 제1 전극(D)과 다이오드(8)로 이루어진다. 그 일례를 도 12에 도시한다.As shown in FIG. 17, the overcurrent limiting circuit 10 in FIG. 1 has a diode 8 having an anode electrode and a cathode electrode connected to the gate terminal G of the IGBT 1 and the drain electrode of the current limiting MOSFET, respectively. It can also be applied. In that case, the first main electrode 2D of the transistor 2 consists of the first electrode D of the transistor 2 itself and the diode 8. An example thereof is shown in FIG. 12.
〈제2 실시예〉<2nd Example>
제2 실시예의 특징점은 전압 클램프 회로를 적어도 하나의 다이오드로 구성함과 함께(이 점에서는 제1 실시예와 공통임), 다이오드의 역방향 전압 내지는 내압을 적극적으로 클램프 전압으로서 이용하고 있다는 점에 있다. 이하, 도면에 기초하여 이 점을 상술한다.The feature of the second embodiment is that the voltage clamp circuit is composed of at least one diode (common in this respect with the first embodiment), and the reverse voltage or withstand voltage of the diode is actively used as the clamp voltage. . Hereinafter, this point is explained in full detail based on drawing.
도 13은 본 실시예에 따른 반도체 장치(100), 따라서 IGBT(1) 및 과전류 제한 회로(10)의 구성을 나타낸다. 본 도면에 있어서도 과전류 상태일 때, IGBT(1)의 게이트 전압을 강하시키기 위한 소자인 트랜지스터(2)로서 n형 MOSFET을 이용하고 있다. 그리고, 여기서는 MOSFET(2)의 게이트 전극(2G)과 소스 전극(2S) 사이에 역방향으로 바이어스되도록 다이오드(6)를 접속함으로써 전압 클램프 회로(4)를 실현하고 있다. 그리고, 다이오드(6)의 내압은 MOSFET(2)의 임계치 전압 이상으로설정된다.13 shows the configuration of the semiconductor device 100 according to the present embodiment, and thus the IGBT 1 and the overcurrent limiting circuit 10. Also in this figure, an n-type MOSFET is used as the transistor 2 which is an element for lowering the gate voltage of the IGBT 1 in an overcurrent state. In this case, the voltage clamp circuit 4 is realized by connecting the diode 6 so as to be biased in the opposite direction between the gate electrode 2G and the source electrode 2S of the MOSFET 2 in the reverse direction. The breakdown voltage of the diode 6 is set to be equal to or higher than the threshold voltage of the MOSFET 2.
이상으로부터, 본 실시예에서는 클램프 전압인 제2 제어 전압이 다이오드(6)의 내압과 동등하게 된다. 즉, 감지 저항(3)의 저항치(Rs)와 전류 감지 전류(is)와의 곱이 다이오드(6)의 내압 미만일 때에는 전압치(is×Rs)로써 MOSFET(2)의 게이트 전압이 결정되지만, 상기 전압치(is×Rs)가 다이오드(6)의 내압 이상으로까지 증대될 때에는 다이오드(6)가 ON 상태가 되는 결과, MOSFET(2)의 게이트 전극(2G)에는 다이오드(6)의 내압보다도 큰 전압이 더이상 인가되지 않게 되며, 제1 실시예와 마찬가지의 결과를 얻을 수 있게 된다.As described above, in the present embodiment, the second control voltage, which is the clamp voltage, is equal to the breakdown voltage of the diode 6. That is, when the product of the resistance value R s of the sense resistor 3 and the current sense current is less than the breakdown voltage of the diode 6, the gate voltage of the MOSFET 2 is determined by the voltage value is × R s , When the voltage value is x R s is increased to above the breakdown voltage of the diode 6, the diode 6 is turned on. As a result, the breakdown voltage of the diode 6 is applied to the gate electrode 2G of the MOSFET 2. The larger voltage is no longer applied, and the same result as in the first embodiment can be obtained.
또한, 다이오드(6)를 PN 접합 다이오드로 구성하는 것으로 하고, 또한 도 10에 도시한 바와 같이 폴리실리콘 내에 PN 접합 다이오드를 제조하는 경우에는, 다이오드(6)의 내압을 P층 및 N층의 농도를 파라미터로 함으로써, 용이하게 변화시킬 수 있다.In addition, when the diode 6 is comprised from a PN junction diode, and when a PN junction diode is manufactured in polysilicon as shown in FIG. 10, the breakdown voltage of the diode 6 is made into the density | concentration of P layer and N layer. By using as a parameter, it can be changed easily.
또한, 다이오드(6)를 쇼트 키 배리어 다이오드로서 구성하여도 본 경우에서는 바람직한 결과를 얻을 수 있다. 이 경우의 다이오드(6)의 집적화 예를 도 14에 도시한다. 도 14 중, 참조번호(61)는 애노드층, 참조번호(62)는 캐소드층이며, 양 층(61, 62)은 함께 Al층(알루미늄층)에 1%의 Si를 함유시켜 이루어지는 합금층이다. 또한, 참조번호(63)는 SiO2막(절연층)이다.In addition, even if the diode 6 is configured as a Schottky barrier diode, a preferable result can be obtained in this case. An example of integration of the diode 6 in this case is shown in FIG. In Fig. 14, reference numeral 61 denotes an anode layer, reference numeral 62 denotes a cathode layer, and both layers 61 and 62 are alloy layers formed by containing 1% of Si in an Al layer (aluminum layer) together. . Reference numeral 63 denotes an SiO 2 film (insulating layer).
〈제3 실시예〉<Third Embodiment>
본 실시예에서는, 제1 실시예 및 제2 실시예에 있어서 설명된 전류 제한용트랜지스터(2)를 「제1 트랜지스터」로 정의한다. 그리고 본 실시예에서는 전압 클램프 회로(4)를 제2 트랜지스터로써 구성하고 있다. 그 때문에 감지 저항(3)을 제1 및 제2 저항으로 분할하고, 제2 트랜지스터의 제어 전극을 제1 저항과 제2 저항 사이의 절점에 접속함과 함께, ON 상태에서의 제2 트랜지스터의 제1 전극과 제2 전극 사이의 전압(상술한 제2 제어 전압에 해당)이 제1 트랜지스터의 상기 제1 제어 전압 이상으로 설정되어 있다. 이하 도면을 참조하여 본 실시예의 특징점을 상술한다.In the present embodiment, the current limiting transistor 2 described in the first and second embodiments is defined as a "first transistor." In this embodiment, the voltage clamp circuit 4 is configured as a second transistor. Therefore, the sense resistor 3 is divided into first and second resistors, the control electrode of the second transistor is connected to the node between the first resistor and the second resistor, and the second transistor in the ON state is The voltage (corresponding to the second control voltage described above) between the first electrode and the second electrode is set to be equal to or greater than the first control voltage of the first transistor. Hereinafter, the feature points of this embodiment will be described in detail with reference to the drawings.
도 15는 본 실시예에 있어서의 IGBT(1) 및 과전류 제한 회로(10)의 구성을 나타내는 도면이다. 본 도면에 있어서도 과전류 상태 시에 IGBT(1)의 게이트 전압을 강하시키는 소자인 제1 트랜지스터(2)에는 n형 MOSFET을 사용하고 있다. 그리고, 본 실시예에서는 전압 클램프 회로(4)를 구성하는 제2 트랜지스터(7)로서 MOSFET(2)의 게이트 전극(2G) 및 소스 전극(2S)에 각각 접속된 제1 전극 내지는 드레인 전극(7D) 및 제2 전극 내지는 소스 전극(7S)을 갖는 클램프용의 n형 MOSFET이이용되고 있다. 더구나 클램프용 MOSFET(7)의 제어 전극 내지는 게이트 전극(7G)은 그 일단이 전류 감지 단자(S)에 접속된 저항치(Rs1)의 제 1 저항(31)의 타단, 또는 저항치(Rs2)의 제2 저항(32)의 일단에 접속되어 있다. 또한 ON 상태에서의 MOSFET(7)의 드레인-소스 간 전압(=제2 제어 전극)은 MOSFET(2)의 임계치 전압(= 제1 제어 전압) 이상으로 설정되어 있다.Fig. 15 is a diagram showing the configuration of the IGBT 1 and the overcurrent limiting circuit 10 in this embodiment. Also in this figure, an n-type MOSFET is used for the first transistor 2, which is an element that drops the gate voltage of the IGBT 1 in an overcurrent state. In the present embodiment, the first or drain electrode 7D connected to the gate electrode 2G and the source electrode 2S of the MOSFET 2 as the second transistor 7 constituting the voltage clamp circuit 4, respectively. ) And an n-type MOSFET for clamp having a second electrode or a source electrode 7S is used. Furthermore, the control electrode or the gate electrode 7G of the clamp MOSFET 7 has one end of the first resistor 31 of the resistance value R s1 connected to the current sensing terminal S, or the resistance value R s2 . Is connected to one end of the second resistor 32. Further, the drain-source voltage (= second control electrode) of the MOSFET 7 in the ON state is set above the threshold voltage (= first control voltage) of the MOSFET 2.
현재, 감지 저항(3)의 저항치(Rs)와 전류 감지 전류(is)와의 곱으로 주어지는 전압이 소정의 값 미만으로 있을 때, 즉, 제2 저항(32)으로 발생되는 전압이 MOSFET(7)의 임계치 전압 미만일 때에는, 전압치(is×Rs)로써 MOSFET(2)의 게이트 전압이 결정되어 MOSFET(2)은 그 게이트 전압에 따른 통전 능력을 갖는 상태로 되어 있다.At present, when the voltage given by the product of the resistance value R s of the sense resistor 3 and the current sense current is less than a predetermined value, that is, the voltage generated by the second resistor 32 is the MOSFET 7. When the threshold voltage is less than the threshold voltage, the gate voltage of the MOSFET 2 is determined by the voltage value is x R s , and the MOSFET 2 is in a state of having a current carrying capacity corresponding to the gate voltage.
여기서, 부하 단락 등의 이상 상태가 발생된 결과, 주 전류(i)가 과전류 상태가 된 경우를 생각한다. 이 때 전압치(is×Rs)가 급증하여 MOSFET(2)의 임계치 및 감지 저항(3)의 저항 분할비와의 관계로 정해지는 소정의 값 이상이 되면, 제2 저항(32)으로 발생되는 전압[is×Rs2/(Rs1+Rs2)]이 MOSFET(7)의 임계치 전압 이상이 되어 MOSFET(7)은 ON 상태가 된다. 이 때 MOSFET(2)의 게이트 전압은 MOSFET(7)의 ON 상태 시의 드레인-소스 간 전압(≥MOSFET(2)의 임계치 전압)에 클램프되고, 이후 그 값보다도 커지지 않는다. 그 결과 MOSFET(2)의 통전 능력은 안정화되고 IGBT(1)의 게이트 전압을 강하시키는 스피드도 일정치로 안정화되어, 턴 오프 시의 서지 전압이 억제된다.Here, a case where the main current i becomes an overcurrent state as a result of an abnormal state such as a load short circuit occurs. At this time, when the voltage value is x R s increases rapidly and becomes equal to or more than a predetermined value determined by the relationship between the threshold value of the MOSFET 2 and the resistance division ratio of the sense resistor 3, the second resistance 32 is generated. The voltage [is × R s2 / (R s1 + R s2 )] becomes equal to or higher than the threshold voltage of the MOSFET 7 and the MOSFET 7 is turned on. At this time, the gate voltage of the MOSFET 2 is clamped to the drain-source voltage in the ON state of the MOSFET 7 (≥the threshold voltage of the MOSFET 2), and does not become larger than the value thereafter. As a result, the power supply capability of the MOSFET 2 is stabilized, and the speed for dropping the gate voltage of the IGBT 1 is also stabilized to a constant value, so that the surge voltage at turn-off is suppressed.
본 실시예에 있어서도 제2 트랜지스터(7)의 구성예로서 p형 MOSFET, 또는 바이폴라 트랜지스터를 이용할 수 있다.Also in this embodiment, a p-type MOSFET or a bipolar transistor can be used as an example of the configuration of the second transistor 7.
또한, 도 15의 과전류 제한 회로(10)를 도 17의 다이오드(8)를 포함하는 경우에도 적용할 수 있다.The overcurrent limiting circuit 10 of FIG. 15 can also be applied to the case of including the diode 8 of FIG.
또한, 도 15의 과전류 제한 회로(10)를 상술한 도 9 및 도 10을 이용하여 집적화하여도 좋다.In addition, the overcurrent limiting circuit 10 of FIG. 15 may be integrated using FIG. 9 and FIG. 10 described above.
(부기)(bookkeeping)
제1 실시예 내지 제3 실시예에서 기술한 반도체 장치(100) 자체를 실리콘 기판 상에 집적화할 수도 있다.The semiconductor device 100 itself described in the first to third embodiments may be integrated on a silicon substrate.
이상, 본 발명의 실시예를 상세히 개시하고 기술하였지만, 이상의 기술은 본 발명의 적용 가능한 국면을 예시한 것이고, 본 발명은 이들에 한정되는 것은 아니다. 즉, 기술한 국면에 대한 여러가지 수정이나 변형예를 본 발명의 범위로부터 일탈하지 않는 범위 내에서 생각하는 것은 가능하다.As mentioned above, although the Example of this invention was disclosed and described in detail, the above description is illustration of the applicable aspect of this invention, and this invention is not limited to these. In other words, various modifications and variations to the above described aspects can be considered without departing from the scope of the present invention.
본 발명에 따른 반도체 장치는, 예를 들면, 전기 철도 분야에서의 컨버터 장치, 또는 인버터 장치, 또는 보조 전원 장치에 적용할 수 있으며, 또한 액티브 필터나 철강 압연 등의 분야에서 대용량 공업용 컨버터 장치·인버터 장치에도 응용할 수 있다.The semiconductor device according to the present invention can be applied to, for example, a converter device in an electric railway field, an inverter device, or an auxiliary power supply device, and a large-capacity industrial converter device / inverter in fields such as an active filter or steel rolling. It can also be applied to devices.
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