KR20010098601A - 워드선 선택전에 사전부팅이 가능한 부팅회로를 구비한메모리장치 - Google Patents
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Abstract
Description
내부 RAS (111) | SEEND (113) | 결과 (125) | 제어 (128) |
0 | 0 | 0 | 1 |
0 | 0 | 1 | 1 |
0 | 1 | 0 | 0 |
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1 | 0 | 0 | 0 |
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1 | 1 | 0 | 0 |
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Claims (8)
- 기억 셀, 워드선 및 비트선을 포함하고, 상기 기억 셀은 상기 워드선 및 상기 비트선에 행 및 열로 편성되어 연결되는 메모리 셀 어레이;내부 RAS 신호를 발생시키기 위하여, 상기 메모리 장치의 RAS 신호 입력에 응답하는 제어논리;노말 상태에서 워드선을 구동하는데 필요한 전압인 선택 레벨 전압으로 부팅되고, 내부 RAS 신호가 턴온 (turn on) 되기 시작할 때 선택 레벨 전압보다 높게 더 부팅되는 전압을 부팅 전압 신호로서 발생시키기 위하여, 상기 제어논리에 연결되는 부팅회로; 및내부 RAS 신호가 턴온되기 시작한 후 소정의 시간간격이 경과할 때 부팅된 전압 신호로 상기 워드선 중 선택된 하나의 구동을 시작하기 위하여, 상기 워드선에 연결되고, 상기 제어논리와 상기 부팅회로에 연결되는 행 디코더;를 포함하는 것을 특징으로 하는 메모리장치.
- 제 1 항에 있어서, 상기 소정의 시간간격이 상기 메모리 장치의 회로 레이아웃에 의존하는 것을 특징으로 하는 메모리 장치.
- 제 1 항에 있어서, 상기 비트선에 연결되는 센스 앰플리파이어를 더 포함하고, 상기 제어논리가 온 (on) 상태에 있을 때 센스 앰플리파이어에서 실행되는 충분한 증폭을 지시하는 센스 인에이블 엔드 신호를 더 발생시키는 것을 특징으로 하는 메모리 장치.
- 제 3 항에 있어서, 상기 부팅회로는기준 전압 신호를 생성하기에 적합한 기준 전압 제너레이터;상기 부팅 전압 신호 및 상기 기준 전압 신호에 응답하여, 상기 부팅된 전압 신호가 상기 기준 전압 신호에 의거하여 상기 선택 레벨 전압보다 낮은 지 여부를 판정하고, 또한 상기 부팅된 전압 신호가 상기 선택 레벨 전압보다 낮은 경우 온(on) 상태에 있는 결과 신호를 발생시키는 레벨 판정 회로;상기 결과 신호, 상기 내부 RAS 신호 및 상기 센스 인에이블 엔드 신호에 응답하여, 상기 내부 RAS 신호가 온 (ON) 상태에 있고 상기 센스 인에이블 엔드 신호는 온 상태가 아닌 상태인 제 1 조건과, 상기 결과 신호가 온 상태인 제 2 조건 중 적어도 하나가 만족될 때, 온 상태에 있는 제어신호를 발생시키는 부팅 전압 제어 회로;상기 제어 신호가 온 상태에 있을 때 오실레이팅 출력을 생성하기 위하여, 상기 부팅 전압 제어 회로에 연결된 오실레이터; 및상기 제어 신호가 온 상태에 있을 때, 상기 오실레이팅 출력을 펌핑하여 상기 선택 레벨 전압보다 높은 상기 부팅 전압 신호를 발생시키기 위하여 , 상기 부팅 전압 제어 회로, 상기 오실레이터 및 상기 행 디코더에 연결된 펌핑 회로;를 포함하는 것을 특징으로 하는 메모리 장치.
- 제 4 항에 있어서,상기 내부 RAS 신호는 로우 상태에 있을 때 온 상태이고;상기 센스 인에이블 엔드 신호는 하이 상태에 있을 때 온 상태이고;상기 결과 신호는 하이 상태에 있을 때 온 상태이고; 또한상기 부팅 전압 제어 회로는상기 내부 RAS 신호, 상기 센스 인에이블 엔드 신호 및 상기 결과 신호에 응답하여 각각 제 1 내지 제 3의 인버트된 출력을 생성하는, 제 1 내지 제 3의 인버터;상기 제 1 및 상기 제 2 인버트된 출력에 응답하여, 제 1 NAND된 출력을 생성하는 제 1 NAND 게이트; 및상기 제 3 인버트된 출력 및 상기 제 1 NAND된 출력에 응답하여 하이 상태에 있을 때 온 상태에 있는 제어신호로서 제 2 NAND된 출력을 생성하는, 제 2 NAND 게이트를 포함하는 것을 특징으로 하는 메모리 장치.
- 제 4 항에 있어서, 상기 레벨 판정 회로는상기 부팅 전압 신호가 상기 선택 레벨 전압과 동일한 전압 레벨을 갖는 경우, 상기 기준 전압 신호와 동일한 전압 레벨을 실질적으로 갖는 분할된 전압 신호를 발생시키기 위하여 상기 부팅 전압 신호를 분할하는 분압기; 및상기 결과 신호로서의 비교출력을 생성하기 위한 상기 기준 전압 신호를 상기 분할된 전압신호와 비교하기 위하여, 상기 분압기 및 상기 기준 전압 제너레이터에 연결되고, 상기 분할된 전압 신호가 상기 기준 전압 신호보다 낮은 경우 상기 결과 신호가 온 상태에 있도록 하는 전압 비교기를 포함하는 것을 특징으로 하는 메모리 장치.
- 행 디코더, 상기 메모리 장치의 RAS 신호 입력에 응답하여 내부 RAS 신호를 발생시키는 제어 논리 및 부팅 회로를 포함하는 메모리 장치 내에서, 상기 행 디코더에 상기 부팅 회로에서 생산된 전압을 공급하는 방법에 있어서, 상기 방법은 상기 부팅 회로에 의해 실행되고,노말 상태에서 선택 레벨 전압으로 부팅되는 전압을 부팅 전압 신호로서 발생시키는 단계; 및상기 부팅 전압 신호를 상기 선택 레벨 전압보다 높게 더 부팅하기 위하여, 턴온하기 시작한 상기 내부 RAS 신호를 검출하는 단계를 포함하는 공급방법.
- 제 7 항에 있어서,상기 부팅 전압 신호를 모니터하는 단계; 및상기 부팅 전압 신호가 상기 선택 레벨 전압 아래로 내려갈 때 상기 부팅 전압 신호를 상기 선택 레벨 전압으로 부팅하는 단계를 더 포함하는 것을 특징으로 하는 공급방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000112709A JP2001297584A (ja) | 2000-04-13 | 2000-04-13 | 半導体記憶装置の昇圧回路 |
JP2000-112709 | 2000-04-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010098601A true KR20010098601A (ko) | 2001-11-08 |
KR100419759B1 KR100419759B1 (ko) | 2004-02-21 |
Family
ID=18624823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0019923A KR100419759B1 (ko) | 2000-04-13 | 2001-04-13 | 워드선 선택전에 사전부팅이 가능한 부팅회로를 구비한메모리장치 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6430092B2 (ko) |
JP (1) | JP2001297584A (ko) |
KR (1) | KR100419759B1 (ko) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4960544B2 (ja) * | 2000-07-06 | 2012-06-27 | エルピーダメモリ株式会社 | 半導体記憶装置及びその制御方法 |
KR100391152B1 (ko) * | 2000-11-23 | 2003-07-12 | 삼성전자주식회사 | 조기동작 고전압 발생기를 가지는 반도체 장치 및 그에따른 고전압 공급방법 |
KR100578233B1 (ko) * | 2000-12-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 동기식메모리장치의 데이터 입출력 가변제어장치 |
KR100490657B1 (ko) * | 2000-12-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 메모리 출력능력의 가변제어 장치 및 방법 |
JP4834261B2 (ja) * | 2001-09-27 | 2011-12-14 | Okiセミコンダクタ株式会社 | 昇圧電源発生回路 |
KR100549345B1 (ko) * | 2003-08-25 | 2006-02-02 | 주식회사 하이닉스반도체 | 고전압 공급 회로 및 고전압 공급 방법 |
KR100587640B1 (ko) * | 2003-11-22 | 2006-06-08 | 주식회사 하이닉스반도체 | 오토리프레쉬 동작 시에 안정적인 고전압을 제공하는반도체 메모리 소자 및 그를 위한 방법 |
KR100587690B1 (ko) * | 2004-10-13 | 2006-06-08 | 삼성전자주식회사 | 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06309868A (ja) * | 1993-04-26 | 1994-11-04 | Hitachi Ltd | 半導体記憶装置 |
JP3364523B2 (ja) * | 1993-05-31 | 2003-01-08 | 三菱電機株式会社 | 半導体装置 |
JP3542675B2 (ja) * | 1995-07-24 | 2004-07-14 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP2830807B2 (ja) * | 1995-11-29 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
US5801997A (en) * | 1997-06-24 | 1998-09-01 | Etron Technology, Inc. | Ping-pong boost circuit |
-
2000
- 2000-04-13 JP JP2000112709A patent/JP2001297584A/ja active Pending
-
2001
- 2001-04-13 US US09/834,402 patent/US6430092B2/en not_active Expired - Lifetime
- 2001-04-13 KR KR10-2001-0019923A patent/KR100419759B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR100419759B1 (ko) | 2004-02-21 |
JP2001297584A (ja) | 2001-10-26 |
US6430092B2 (en) | 2002-08-06 |
US20010043494A1 (en) | 2001-11-22 |
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Date | Code | Title | Description |
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A201 | Request for examination | ||
N231 | Notification of change of applicant | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20150119 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20160205 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20170203 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20180202 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
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