JP2006332133A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To obtain a semiconductor device for making the potential of a semiconductor film in a region for forming a device equal to or different from substrate potential, or increasing the degree of freedom in a layout. <P>SOLUTION: The semiconductor device comprises a semiconductor substrate; an embedded insulating film formed on the semiconductor substrate; a semiconductor film formed on the embedded insulating film; trench separation formed so that the partial region of the semiconductor film is surrounded; and a substrate potential contact that is formed in a region surrounded by trench separation and is connected to the semiconductor substrate through the semiconductor film and the embedded insulating film. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＳＯＩ基板と、表面側から基板電位を得るための基板電位コンタクトとを有する半導体装置及び半導体装置の製造方法に関するものである。   The present invention relates to a semiconductor device having an SOI substrate and a substrate potential contact for obtaining a substrate potential from the surface side, and a method for manufacturing the semiconductor device.

半導体基板上に埋め込み絶縁膜を介して半導体膜（ＳＯＩ膜）が形成されたＳＯＩ基板を用い、かつテープキャリアパッケージ（ＴＣＰ）を用いた半導体装置では、基板の電位を裏面から得ることができない。このため、基板電位が浮遊して半導体装置の安定動作ができないだけでなく、耐圧の低下等も発生する。そこで、表面側から基板電位を得るために、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトを形成する技術が提案されている（例えば、特許文献１参照）。
特開２００２−１１０９９０号公報 In a semiconductor device using an SOI substrate in which a semiconductor film (SOI film) is formed on a semiconductor substrate through a buried insulating film and using a tape carrier package (TCP), the potential of the substrate cannot be obtained from the back surface. For this reason, not only does the substrate potential float and stable operation of the semiconductor device does not occur, but also a breakdown voltage decreases. Therefore, in order to obtain a substrate potential from the surface side, a technique of forming a substrate potential contact that penetrates the semiconductor film and the buried insulating film and is connected to the semiconductor substrate has been proposed (for example, see Patent Document 1).
JP 2002-110990 A

しかし、従来は、半導体膜と基板電位コンタクトが接続されることにより、半導体基板だけでなく半導体膜の電位も常に固定されるため、レイアウトの自由度が減少するという問題があった   However, conventionally, since the potential of not only the semiconductor substrate but also the semiconductor film is always fixed by connecting the semiconductor film and the substrate potential contact, there has been a problem that the degree of freedom in layout is reduced.

また、従来は、基板電位コンタクトの形成は、他のコンタクトやトレンチ分離の形成とは別個に行っていた。このため、基板電位コンタクトの形成によって工程数が増えて、コストが増大し、工期も増えるといった問題もあった。   Conventionally, the formation of the substrate potential contact is performed separately from the formation of other contacts and trench isolation. For this reason, there is a problem that the number of processes increases due to the formation of the substrate potential contact, the cost increases, and the construction period also increases.

本発明は、上述のような課題を解決するためになされたもので、第１の目的は、デバイスを形成する領域における半導体膜の電位を基板電位と同じにするか、別にするかのレイアウトの自由度を増加させることができる半導体装置を得るものである。また、第２の目的は、基板電位コンタクトの形成による工程数を削減することができる半導体装置の製造方法を得るものである。   The present invention has been made to solve the above-described problems. The first object of the present invention is to lay out whether the potential of the semiconductor film in the region where the device is to be formed is the same as or different from the substrate potential. A semiconductor device capable of increasing the degree of freedom is obtained. A second object is to obtain a semiconductor device manufacturing method capable of reducing the number of steps by forming a substrate potential contact.

本発明の請求項１に係る半導体装置は、半導体基板と、半導体基板上に形成された埋め込み絶縁膜と、埋め込み絶縁膜上に形成された半導体膜と、半導体膜の一部の領域を囲うように形成されたトレンチ分離と、トレンチ分離で囲まれた領域内に形成され、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトとを有する。   A semiconductor device according to claim 1 of the present invention surrounds a semiconductor substrate, a buried insulating film formed on the semiconductor substrate, a semiconductor film formed on the buried insulating film, and a partial region of the semiconductor film. And a substrate potential contact formed in a region surrounded by the trench isolation and connected to the semiconductor substrate through the semiconductor film and the buried insulating film.

本発明の請求項４に係る半導体装置の製造方法は、半導体基板上に埋め込み絶縁膜を形成する工程と、埋め込み絶縁膜上に半導体膜を形成する工程と、半導体膜上に層間絶縁膜を形成する工程と、層間絶縁膜を貫通する第１のコンタクトホールを形成する工程と、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通する第２のコンタクトホールを形成する工程と、第１のコンタクトホールと第２のコンタクトホールに同時に導電物質を埋め込むことで、層間絶縁膜を貫通するコンタクトと、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトとを同時に形成する工程とを有する。   According to a fourth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, comprising: forming a buried insulating film on a semiconductor substrate; forming a semiconductor film on the buried insulating film; and forming an interlayer insulating film on the semiconductor film. A step of forming a first contact hole penetrating the interlayer insulating film, a step of forming a second contact hole penetrating the interlayer insulating film, the semiconductor film, and the buried insulating film, and the first contact hole By simultaneously embedding a conductive material in the second contact hole, a contact penetrating the interlayer insulating film and a substrate potential contact penetrating the interlayer insulating film, the semiconductor film and the buried insulating film and connected to the semiconductor substrate are simultaneously formed. Forming.

本発明の請求項５に係る半導体装置の製造方法は、半導体基板上に埋め込み絶縁膜を形成する工程と、埋め込み絶縁膜上に半導体膜を形成する工程と、半導体膜上に層間絶縁膜を形成する工程と、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通する第１のコンタクトホールと、第１のコンタクトホールよりも開口幅が広い第２のコンタクトホールとを同時に形成する工程と、全面に絶縁物を堆積して第１のコンタクトホールを埋め込み、第２のコンタクトホールは完全には埋め込まず、隙間ができるようにする工程と、エッチバックにより第２のコンタクトホールの底面において半導体基板を露出させる工程と、第２のコンタクトホールに導電物質を埋め込むことで、層間絶縁膜、半導体膜及び埋め込み絶縁膜を貫通して半導体基板に接続された基板電位コンタクトを形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。   According to a fifth aspect of the present invention, there is provided a method for manufacturing a semiconductor device, the step of forming a buried insulating film on a semiconductor substrate, the step of forming a semiconductor film on the buried insulating film, and an interlayer insulating film on the semiconductor film. Simultaneously forming a first contact hole penetrating the interlayer insulating film, the semiconductor film, and the buried insulating film, and a second contact hole having a wider opening width than the first contact hole, Depositing an insulating material to fill the first contact hole, not filling the second contact hole completely, creating a gap, and exposing the semiconductor substrate at the bottom surface of the second contact hole by etch back Connecting the semiconductor substrate through the interlayer insulating film, the semiconductor film and the buried insulating film by embedding a conductive material in the second contact hole And a step of forming a substrate potential contacts that. Other features of the present invention will become apparent below.

本発明の請求項１に係る半導体装置により、デバイスを形成する領域における半導体膜の電位を基板電位と同じにするか、別にするかのレイアウトの自由度を増加させることができる。また、本発明の請求項４又は請求項５に係る半導体装置の製造方法により、基板電位コンタクトの形成による工程数を削減することができる。   With the semiconductor device according to the first aspect of the present invention, the degree of freedom of layout can be increased whether the potential of the semiconductor film in the region where the device is to be formed is the same as or different from the substrate potential. Further, according to the method for manufacturing a semiconductor device according to claim 4 or claim 5 of the present invention, the number of steps due to formation of the substrate potential contact can be reduced.

実施の形態１．
図１（ａ）は本発明の実施の形態１に係る半導体装置を示す断面図であり、図１（ｂ）はその上面図である。図示のように、半導体基板１１上にＳｉ０２からなる埋め込み絶縁膜１２が形成され、その上にＳｉからなる半導体膜１３が形成されている。また、半導体膜１３の一部の領域を囲うようにトレンチ分離１９が形成されている。そして、このトレンチ分離１９で囲まれた領域内に、半導体膜１３及び埋め込み絶縁膜１２を貫通して半導体基板１１に接続された基板電位コンタクト１８が形成されている。また、半導体膜１３の表面にはＬＯＣＯＳ２０が形成されている。 Embodiment 1 FIG.
FIG. 1A is a sectional view showing a semiconductor device according to the first embodiment of the present invention, and FIG. 1B is a top view thereof. As shown, the buried insulating film 12 made of Si0 2 on the semiconductor substrate 11 is formed, the semiconductor film 13 made of Si thereon is formed. A trench isolation 19 is formed so as to surround a part of the semiconductor film 13. A substrate potential contact 18 that penetrates through the semiconductor film 13 and the buried insulating film 12 and is connected to the semiconductor substrate 11 is formed in a region surrounded by the trench isolation 19. A LOCOS 20 is formed on the surface of the semiconductor film 13.

そして、トレンチ分離１９で囲まれた領域内において、半導体膜１３の表面にｎ型のウェル２１、ｎ＋型の不純物拡散層２２、及びＣｏＳｉ２等のシリサイド２３が形成されている。これらは基板電位コンタクト１８に接続されている。また、半導体膜１３上に層間絶縁膜２４が形成されている。そして、この層間絶縁膜２４を貫通して、ウェル２１、不純物拡散層２２及びシリサイド２３に接続された、タングステンからなるコンタクト２５が形成されている。さらに、層間絶縁膜２４上に、コンタクト２５と接続されたアルミ配線２６が形成されている。 In the region surrounded by the trench isolation 19, an n-type well 21, an n + -type impurity diffusion layer 22, and a silicide 23 such as CoSi 2 are formed on the surface of the semiconductor film 13. These are connected to the substrate potential contact 18. An interlayer insulating film 24 is formed on the semiconductor film 13. A contact 25 made of tungsten connected to the well 21, the impurity diffusion layer 22 and the silicide 23 is formed through the interlayer insulating film 24. Further, an aluminum wiring 26 connected to the contact 25 is formed on the interlayer insulating film 24.

このようにアルミ配線２６から半導体基板１１までが短絡しているため、アルミ配線２６から基板電位を供給することができる。そして、トレンチ分離で囲まれた領域内に基板電位コンタクトを形成し、それ以外の領域にデバイスを形成することで、デバイスを形成する領域における半導体膜の電位を基板電位と別にすることができる。また、コンタクト２５と基板電位コンタクト１８をウェル２１及び不純物拡散層２２を介して接続することで、抵抗を下げることができる。そして、シリサイド２３上にコンタクト２５を形成するため、コンタクト２５と基板電位コンタクト１８を直接接続する構成に比べて、位置合わせが容易となる。   As described above, since the aluminum wiring 26 and the semiconductor substrate 11 are short-circuited, the substrate potential can be supplied from the aluminum wiring 26. Then, by forming a substrate potential contact in a region surrounded by trench isolation and forming a device in other regions, the potential of the semiconductor film in the region where the device is formed can be separated from the substrate potential. Further, the resistance can be lowered by connecting the contact 25 and the substrate potential contact 18 via the well 21 and the impurity diffusion layer 22. Since the contact 25 is formed on the silicide 23, the alignment is easier than in the configuration in which the contact 25 and the substrate potential contact 18 are directly connected.

上記の半導体装置の製造工程について図面を用いて説明する。まず、図２（ａ）に示すように、半導体基板１１上に埋め込み絶縁膜１２を形成し、この埋め込み絶縁膜１２上に半導体膜１３を形成する。次に、半導体膜１３上に酸化膜１４を形成する。そして、酸化膜１４上にレジスト１５を形成し、写真製版技術によりレジスト１５をパターニングする。そして、このレジスト１５をマスクにして酸化膜１４、半導体膜１３及び埋め込み絶縁膜１２をドライエッチングすることにより、酸化膜１４、半導体膜１３及び埋め込み絶縁膜１２を貫通するコンタクトホール１６を形成し、半導体基板１１を露出させる。その後、レジスト１５を除去する。   A manufacturing process of the semiconductor device will be described with reference to the drawings. First, as shown in FIG. 2A, a buried insulating film 12 is formed on a semiconductor substrate 11, and a semiconductor film 13 is formed on the buried insulating film 12. Next, an oxide film 14 is formed on the semiconductor film 13. Then, a resist 15 is formed on the oxide film 14, and the resist 15 is patterned by photolithography. Then, by using this resist 15 as a mask, the oxide film 14, the semiconductor film 13 and the buried insulating film 12 are dry etched to form a contact hole 16 penetrating the oxide film 14, the semiconductor film 13 and the buried insulating film 12, The semiconductor substrate 11 is exposed. Thereafter, the resist 15 is removed.

次に、図２（ｂ）に示すように、半導体基板１１と同じ導電型のポリシリコン１７を堆積してコンタクトホール１６を埋め込む。この際、ポリシリコン１７への不純物の導入には、イオン注入や、堆積時のイオンのドーピング等を用いる。   Next, as shown in FIG. 2B, polysilicon 17 having the same conductivity type as that of the semiconductor substrate 11 is deposited to fill the contact hole 16. At this time, the impurity is introduced into the polysilicon 17 by ion implantation or ion doping during deposition.

次に、図２（ｃ）に示すように、エッチバックにより表面のポリシリコン１７を除去する。これにより、コンタクトホール１６に埋め込んだポリシリコン１７により、基板電位コンタクト１８が形成される。ここで、基板電位コンタクト１８の表面が半導体膜１３の表面と一致するようにエッチングを調整すれば、表面の段差を低減することができる。また、酸化膜１４がエッチングされて半導体膜１３がむき出しにならないように酸化膜１４の膜厚を十分に確保する必要がある。その後、酸化膜１４をエッチング除去して半導体膜１３を露出させる。この酸化膜１４の除去には、半導体基板１１にダメージを与えないためにフッ酸を用いるのが有効である。   Next, as shown in FIG. 2C, the polysilicon 17 on the surface is removed by etch back. As a result, the substrate potential contact 18 is formed by the polysilicon 17 embedded in the contact hole 16. Here, if the etching is adjusted so that the surface of the substrate potential contact 18 coincides with the surface of the semiconductor film 13, the step on the surface can be reduced. Further, it is necessary to ensure a sufficient thickness of the oxide film 14 so that the oxide film 14 is not etched and the semiconductor film 13 is not exposed. Thereafter, the oxide film 14 is removed by etching to expose the semiconductor film 13. For removing the oxide film 14, it is effective to use hydrofluoric acid so as not to damage the semiconductor substrate 11.

次に、図２（ｄ）に示すように、基板電位コンタクト１８の周りを囲うように、半導体膜１３にトレンチ分離１９を形成する。そして、半導体膜１３の表面にＬＯＣＯＳ２０を形成する。   Next, as shown in FIG. 2D, a trench isolation 19 is formed in the semiconductor film 13 so as to surround the substrate potential contact 18. Then, LOCOS 20 is formed on the surface of the semiconductor film 13.

次に、図２（ｅ）に示すように、半導体膜１３に不純物を注入してウェル２１及び不純物拡散層２２を形成する。そして、半導体膜１３の表面にシリサイド２３を形成する。これらは、他の領域にデバイスのウェルやソースドレイン等を形成する際に同時に形成することができる。次に、半導体膜１３上に層間絶縁膜２４を形成する。そして、層間絶縁膜２４を貫通するようにコンタクト２５を形成し、このコンタクト２５と接続するようにアルミ配線２６を層間絶縁膜２４上に形成する。   Next, as shown in FIG. 2E, an impurity is implanted into the semiconductor film 13 to form a well 21 and an impurity diffusion layer 22. Then, a silicide 23 is formed on the surface of the semiconductor film 13. These can be formed simultaneously with the formation of device wells, source drains, and the like in other regions. Next, an interlayer insulating film 24 is formed on the semiconductor film 13. Then, a contact 25 is formed so as to penetrate the interlayer insulating film 24, and an aluminum wiring 26 is formed on the interlayer insulating film 24 so as to be connected to the contact 25.

図３（ａ）は本発明の実施の形態１に係る半導体装置の変形例を示す断面図であり、図３（ｂ）はその上面図である。図示のように、トレンチ分離１９で囲まれた領域内に、基板電位コンタクト１８だけでなく、ソースドレイン領域２７とゲート電極２８を含むトランジスタが形成されている。これにより、デバイスを形成する領域における半導体膜１３の電位を基板電位と同じにすることができる。また、レイアウトの縮小化も可能である。   FIG. 3A is a cross-sectional view showing a modification of the semiconductor device according to the first embodiment of the present invention, and FIG. 3B is a top view thereof. As shown in the figure, a transistor including not only the substrate potential contact 18 but also the source / drain region 27 and the gate electrode 28 is formed in the region surrounded by the trench isolation 19. Thereby, the potential of the semiconductor film 13 in the region where the device is formed can be made the same as the substrate potential. Further, the layout can be reduced.

よって、トレンチ分離で囲まれた領域内に基板電位コンタクトを形成することで、デバイスを形成する領域における半導体膜の電位を基板電位と同じにするか、別にするかのレイアウトの自由度を増加させることができる。   Therefore, by forming a substrate potential contact in a region surrounded by trench isolation, the degree of freedom in layout is increased whether the potential of the semiconductor film in the region where the device is to be formed is the same as or different from the substrate potential. be able to.

図４は、実施の形態１に係る半導体装置の別の変形例を示す上面図である。図示のように、基板電位コンタクト１８は、ソースドレイン領域２７に対してゲート幅方向に配置されている。これにより、更にレイアウトの縮小化が可能である。   FIG. 4 is a top view showing another modification of the semiconductor device according to the first embodiment. As shown in the figure, the substrate potential contact 18 is arranged in the gate width direction with respect to the source / drain region 27. Thereby, the layout can be further reduced.

なお、基板電位コンタクト１８を形成するためにポリシリコン１７を用いたが、これに限定されず、導電性であれば何でも良くタングステン等でも構わない。また、基板電位コンタクト１８を囲むトレンチ分離１９の代わりに、分離特性に問題なければｐｎ接合分離やＬＯＣＯＳを用いてもよい。そして、寄生抵抗を低くしたい場合は基板電位コンタクト１８を奥行き方向に伸ばし、レイアウトの縮小化を重視したい場合には基板電位コンタクト１８をホール形状にすればよい。また、酸化膜１４は、エッチバック時のストッパとなれば何でもよく、熱酸化膜、ＴＥＯＳ、ＳｉＮやＳｉＯＮなどの積層構造であっても構わない。そして、基板電位コンタクト１８の幅を十分に確保すれば、基板電位コンタクト１８の直上にコンタクト２５を配置することも可能である。   The polysilicon 17 is used to form the substrate potential contact 18, but the present invention is not limited to this. Any material may be used as long as it is conductive, and tungsten or the like may be used. In addition, pn junction isolation or LOCOS may be used instead of the trench isolation 19 surrounding the substrate potential contact 18 if there is no problem in isolation characteristics. If it is desired to reduce the parasitic resistance, the substrate potential contact 18 may be extended in the depth direction, and if it is important to reduce the layout, the substrate potential contact 18 may be formed in a hole shape. The oxide film 14 may be anything as long as it serves as a stopper during etch back, and may be a thermal oxide film, a laminated structure of TEOS, SiN, SiON, or the like. If the width of the substrate potential contact 18 is sufficiently secured, the contact 25 can be disposed immediately above the substrate potential contact 18.

実施の形態２．
本発明の実施の形態２に係る半導体装置の製造方法について図面を用いて説明する。まず、図５（ａ）に示すように、半導体基板１１上に埋め込み絶縁膜１２を形成し、この埋め込み絶縁膜１２上に半導体膜１３を形成する。次に、半導体膜１３の一部の領域を囲うようにトレンチ分離３１を形成する。そして、半導体膜１３上に層間絶縁膜３２を形成する。 Embodiment 2. FIG.
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described with reference to the drawings. First, as shown in FIG. 5A, the buried insulating film 12 is formed on the semiconductor substrate 11, and the semiconductor film 13 is formed on the buried insulating film 12. Next, a trench isolation 31 is formed so as to surround a part of the semiconductor film 13. Then, an interlayer insulating film 32 is formed on the semiconductor film 13.

次に、図５（ｂ）に示すように、層間絶縁膜３２上にレジスト３４を形成し、写真製版技術によりレジスト３４をパターニングする。そして、このレジスト３４をマスクにして、層間絶縁膜３２を酸化膜エッチングして、層間絶縁膜３２を貫通する第１のコンタクトホール３５を形成する。その後、レジスト３４を除去する。   Next, as shown in FIG. 5B, a resist 34 is formed on the interlayer insulating film 32, and the resist 34 is patterned by photolithography. Then, using this resist 34 as a mask, the interlayer insulating film 32 is subjected to oxide film etching to form a first contact hole 35 penetrating the interlayer insulating film 32. Thereafter, the resist 34 is removed.

次に、図５（ｃ）に示すように、層間絶縁膜３２上にレジスト３６を形成し、写真製版技術によりレジスト３６をパターニングする。そして、このレジスト３６をマスクにして、層間絶縁膜３２、半導体膜１３及び埋め込み絶縁膜１２をドライエッチングして、層間絶縁膜３２、半導体膜１３及び埋め込み絶縁膜１２を貫通する第２のコンタクトホール３７を形成し、半導体基板１１を露出させる。その後、レジスト３６を除去する。   Next, as shown in FIG. 5C, a resist 36 is formed on the interlayer insulating film 32, and the resist 36 is patterned by photolithography. Then, by using this resist 36 as a mask, the interlayer insulating film 32, the semiconductor film 13 and the buried insulating film 12 are dry-etched, and a second contact hole penetrating the interlayer insulating film 32, the semiconductor film 13 and the buried insulating film 12 is obtained. 37 is formed to expose the semiconductor substrate 11. Thereafter, the resist 36 is removed.

次に、図５（ｄ）に示すように、全面に導電物質であるタングステンを堆積して第１のコンタクトホール３５及び第２のコンタクトホール３７を同時に埋め込んだ後に、エッチバックにより表面のタングステンを除去して、層間絶縁膜３２を貫通するコンタクト３８と、層間絶縁膜３２、半導体膜１３及び埋め込み絶縁膜１２を貫通して半導体基板１１に接続された基板電位コンタクト３９とを同時に形成する。この際、タングステンを堆積する前に半導体基板１１と同じ導電型のイオンを第１のコンタクトホール３５及び第２のコンタクトホール３７内に注入すれば、オーミック特性が向上し、抵抗を低減することができる。また、タングステンの半導体膜１３への拡散を防ぐためにＴｉＮ等のバリア層を形成しても良い。なお、第１のコンタクトホール３５及び第２のコンタクトホール３７へ埋め込む物質は、タングステンに限らず、ポリシリコンやＣｕ等の他の導電物質でもよい。   Next, as shown in FIG. 5D, tungsten as a conductive material is deposited on the entire surface and the first contact hole 35 and the second contact hole 37 are filled at the same time, and then tungsten on the surface is etched back. Then, a contact 38 that penetrates the interlayer insulating film 32 and a substrate potential contact 39 that penetrates the interlayer insulating film 32, the semiconductor film 13, and the buried insulating film 12 and is connected to the semiconductor substrate 11 are simultaneously formed. At this time, if ions having the same conductivity type as that of the semiconductor substrate 11 are implanted into the first contact hole 35 and the second contact hole 37 before the tungsten is deposited, the ohmic characteristics can be improved and the resistance can be reduced. it can. Further, a barrier layer such as TiN may be formed in order to prevent diffusion of tungsten into the semiconductor film 13. Note that the material embedded in the first contact hole 35 and the second contact hole 37 is not limited to tungsten, but may be another conductive material such as polysilicon or Cu.

次に、図５（ｅ）に示すように、コンタクト３８と基板電位コンタクト３９とそれぞれ接続するようにアルミ配線２６を層間絶縁膜３２上に形成する。   Next, as shown in FIG. 5E, an aluminum wiring 26 is formed on the interlayer insulating film 32 so as to be connected to the contact 38 and the substrate potential contact 39, respectively.

このように第１のコンタクトホール３５及び第２のコンタクトホール３７へのタングステンの埋め込みを同時に行って、通常のコンタクト３８と基板電位コンタクト３９を同時に形成することで、基板電位コンタクトの形成による工程数を削減することができる。   In this way, by filling tungsten into the first contact hole 35 and the second contact hole 37 at the same time, and forming the normal contact 38 and the substrate potential contact 39 at the same time, the number of steps by forming the substrate potential contact is increased. Can be reduced.

実施の形態３．
本発明の実施の形態３に係る半導体装置の製造方法について図面を用いて説明する。まず、図６（ａ）に示すように、半導体基板１１上に埋め込み絶縁膜１２を形成し、この埋め込み絶縁膜１２上に半導体膜１３を形成する。次に、半導体膜１３上にＳｉＯ２のＬＯＣＯＳからなる層間絶縁膜４１を形成し、この上にＳｉＮからなる窒化膜４２を堆積する。なお、窒化膜４２上に更にＴＥＯＳ膜を設けてもよい。 Embodiment 3 FIG.
A method of manufacturing a semiconductor device according to the third embodiment of the present invention will be described with reference to the drawings. First, as shown in FIG. 6A, the buried insulating film 12 is formed on the semiconductor substrate 11, and the semiconductor film 13 is formed on the buried insulating film 12. Next, an interlayer insulating film 41 made of LOCOS of SiO 2 is formed on the semiconductor film 13, and a nitride film 42 made of SiN is deposited thereon. A TEOS film may be further provided on the nitride film 42.

そして、窒化膜４２上にレジスト４３を形成し、写真製版技術によりレジスト４３をパターニングする。そして、このレジスト４３をマスクにして、窒化膜４２、層間絶縁膜４１、半導体膜１３及び埋め込み絶縁膜１２をドライエッチングして、窒化膜４２、層間絶縁膜４１、半導体膜１３及び埋め込み絶縁膜１２を貫通する第１のコンタクトホール４４及び第２のコンタクトホール４５を形成し、半導体基板１１を露出させる。ただし、第２のコンタクトホール４５は、第１のコンタクトホール４４よりも開口幅が十分広くなるようにする。その後、レジスト４３を除去する。   Then, a resist 43 is formed on the nitride film 42, and the resist 43 is patterned by photolithography. Then, using the resist 43 as a mask, the nitride film 42, the interlayer insulating film 41, the semiconductor film 13, and the buried insulating film 12 are dry-etched, and the nitride film 42, the interlayer insulating film 41, the semiconductor film 13, and the buried insulating film 12 are etched. A first contact hole 44 and a second contact hole 45 penetrating the semiconductor substrate 11 are formed to expose the semiconductor substrate 11. However, the opening width of the second contact hole 45 is made sufficiently wider than that of the first contact hole 44. Thereafter, the resist 43 is removed.

次に、図６（ｂ）に示すように、全面に絶縁物であるＴＥＯＳ酸化膜４６を堆積する。この際、第１のコンタクトホール４４は完全に埋め込んでトレンチ分離４７を形成する。一方、第２のコンタクトホール４５は完全には埋め込まず、十分に隙間ができるようにする。   Next, as shown in FIG. 6B, a TEOS oxide film 46 which is an insulator is deposited on the entire surface. At this time, the first contact hole 44 is completely filled to form a trench isolation 47. On the other hand, the second contact hole 45 is not completely filled, and a sufficient gap is formed.

次に、図６（ｃ）に示すように、エッチバックにより表面のＴＥＯＳ酸化膜４６を除去すると共に、第２のコンタクトホール４５の底面において半導体基板１１を露出させる。なお、第１のコンタクトホール４４及び第２のコンタクトホール４５の形状やＴＥＯＳ酸化膜４６のカバレージによっては一度でうまく埋め込まれない場合があるため、図６（ｂ）及び（ｃ）の工程を何度か繰り返して行ってもよい。その後、窒化膜４２を除去する。   Next, as shown in FIG. 6C, the TEOS oxide film 46 on the surface is removed by etch back, and the semiconductor substrate 11 is exposed at the bottom surface of the second contact hole 45. Note that, depending on the shape of the first contact hole 44 and the second contact hole 45 and the coverage of the TEOS oxide film 46, there is a case where it cannot be filled well at one time. It may be repeated several times. Thereafter, the nitride film 42 is removed.

次に、図６（ｄ）に示すように、第２のコンタクトホール４５に、半導体基板１１と同じ導電型のポリシリコンを埋め込むことで、層間絶縁膜４１、半導体膜１３及び埋め込み絶縁膜１２を貫通して半導体基板１１に接続された基板電位コンタクト４９を形成する。そして、エッチバックにより表面のポリシリコンを除去し、ストッパの窒化膜４２も除去する。この際、ポリシリコンへの不純物の導入には、イオン注入や、堆積時のイオンのドーピング等を用いる。なお、ポリシリコンを堆積する前に半導体基板１１と同じ導電型のイオンを第２のコンタクトホール４５内に注入すれば、オーミック特性が向上し、抵抗を低減することができる。また、第２のコンタクトホール４５へ埋め込む物質は、ポリシリコンに限らず、タングステンやＣｕ等の他の導電物質でもよい。   Next, as shown in FIG. 6D, the interlayer insulating film 41, the semiconductor film 13, and the buried insulating film 12 are formed by embedding polysilicon of the same conductivity type as that of the semiconductor substrate 11 in the second contact hole 45. A substrate potential contact 49 penetrating through and connected to the semiconductor substrate 11 is formed. Then, the polysilicon on the surface is removed by etch back, and the nitride film 42 as a stopper is also removed. In this case, ion implantation, ion doping during deposition, or the like is used to introduce impurities into the polysilicon. If ions having the same conductivity type as that of the semiconductor substrate 11 are implanted into the second contact hole 45 before the polysilicon is deposited, the ohmic characteristics can be improved and the resistance can be reduced. The material embedded in the second contact hole 45 is not limited to polysilicon, but may be other conductive material such as tungsten or Cu.

次に、図６（ｅ）に示すように、層間絶縁膜４１上に層間絶縁膜３２を形成する。そして、層間絶縁膜３２を貫通するようにコンタクト３８を形成し、このコンタクト３８と接続するようにアルミ配線２６を層間絶縁膜３２上に形成する。   Next, as shown in FIG. 6E, an interlayer insulating film 32 is formed on the interlayer insulating film 41. Then, a contact 38 is formed so as to penetrate the interlayer insulating film 32, and an aluminum wiring 26 is formed on the interlayer insulating film 32 so as to be connected to the contact 38.

このように、基板電位コンタクト４９を形成するための第２のコンタクトホール４５と、トレンチ分離４７を形成するための第１のコンタクトホール４４を同時にセルフアラインで形成することで、基板電位コンタクトの形成のためのマスクの追加が不要であるため、工程数を削減することができる。   Thus, the second contact hole 45 for forming the substrate potential contact 49 and the first contact hole 44 for forming the trench isolation 47 are simultaneously formed by self-alignment, thereby forming the substrate potential contact. Therefore, the number of steps can be reduced.

実施の形態４．
本発明の実施の形態４に係る半導体装置の製造方法について図面を用いて説明する。まず、実施の形態３と同様に図６（ａ）〜（ｃ）の工程を行う。 Embodiment 4 FIG.
A method of manufacturing a semiconductor device according to the fourth embodiment of the present invention will be described with reference to the drawings. First, the steps of FIGS. 6A to 6C are performed as in the third embodiment.

次に、図７（ａ）に示すように、レジスト５１を堆積して第２のコンタクトホール４５を埋め込む。そして、写真製版技術によりレジスト５１をパターニングする。そして、このレジスト５１をマスクにして、層間絶縁膜４１をドライエッチングして第３のコンタクトホール５２を形成する。その後、レジスト５１を除去する。   Next, as shown in FIG. 7A, a resist 51 is deposited to fill the second contact hole 45. Then, the resist 51 is patterned by photolithography. Then, using this resist 51 as a mask, the interlayer insulating film 41 is dry etched to form a third contact hole 52. Thereafter, the resist 51 is removed.

次に、図７（ｂ）に示すように、全面にタングステンを堆積して第２のコンタクトホール４５及び第３のコンタクトホール５２を同時に埋め込んだ後に、エッチバックにより表面のタングステンを除去して、基板電位コンタクト５３と通常のコンタクト５４を同時に形成する。この際、タングステンを堆積する前に半導体基板１１と同じ導電型のイオンを第２のコンタクトホール４５内に注入すれば、オーミック特性が向上し、抵抗を低減することができる。また、タングステンの半導体膜１３への拡散を防ぐためにＴｉＮ等のバリア層を形成しても良い。なお、第２のコンタクトホール４５及び第３のコンタクトホール５２へ埋め込む物質は、タングステンに限らず、ポリシリコンやＣｕ等の他の導電物質でもよい。   Next, as shown in FIG. 7B, after tungsten is deposited on the entire surface and the second contact hole 45 and the third contact hole 52 are simultaneously filled, the surface tungsten is removed by etch back, The substrate potential contact 53 and the normal contact 54 are formed simultaneously. At this time, if ions having the same conductivity type as the semiconductor substrate 11 are implanted into the second contact hole 45 before depositing tungsten, the ohmic characteristics can be improved and the resistance can be reduced. Further, a barrier layer such as TiN may be formed in order to prevent diffusion of tungsten into the semiconductor film 13. The material embedded in the second contact hole 45 and the third contact hole 52 is not limited to tungsten, but may be another conductive material such as polysilicon or Cu.

次に、図７（ｆ）に示すように、基板電位コンタクト５３とコンタクト５４にそれぞれ接続するようにアルミ配線２６を層間絶縁膜４１上に形成する。   Next, as shown in FIG. 7F, an aluminum wiring 26 is formed on the interlayer insulating film 41 so as to be connected to the substrate potential contact 53 and the contact 54, respectively.

以上説明した実施の形態４に係る半導体装置の製造方法により、実施の形態２及び実施の形態３の両方の効果を得ることができる。   The effects of both the second and third embodiments can be obtained by the semiconductor device manufacturing method according to the fourth embodiment described above.

本発明の実施の形態１に係る半導体装置を示す断面図（ａ）及び上面図（ｂ）である。1A is a cross-sectional view illustrating a semiconductor device according to a first embodiment of the present invention, and FIG. 本発明の実施の形態１に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態１に係る半導体装置の変形例を示す断面図（ａ）及び上面図（ｂ）である。6A and 6B are a cross-sectional view and a top view showing a modification of the semiconductor device according to the first embodiment of the present invention. 本発明の実施の形態１に係る半導体装置の別の変形例を示す断面図（ａ）及び上面図（ｂ）である。It is sectional drawing (a) and a top view (b) which show another modification of the semiconductor device which concerns on Embodiment 1 of this invention. 本発明の実施の形態２に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 2 of this invention. 本発明の実施の形態３に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 3 of this invention. 本発明の実施の形態４に係る半導体装置の製造方法を示す工程断面図である。It is process sectional drawing which shows the manufacturing method of the semiconductor device which concerns on Embodiment 4 of this invention.

符号の説明Explanation of symbols

１１ 半導体基板（ＳＯＩ基板）
１２ 埋め込み絶縁膜（ＳＯＩ基板）
１３ 半導体膜（ＳＯＩ基板）
１６ コンタクトホール
１８，４９，５３，３９ 基板電位コンタクト
１９，４７，３１ トレンチ分離
２２ 不純物拡散層
２４，３２ 層間絶縁膜
２５，３８，５４ コンタクト
２６ アルミ配線
２７ ソースドレイン領域
２８ ゲート電極
３５，４４ 第１のコンタクトホール
３７，４５ 第２のコンタクトホール
４６ 酸化膜（絶縁物質）
５２ 第３のコンタクトホール

11 Semiconductor substrate (SOI substrate)
12 Embedded insulating film (SOI substrate)
13 Semiconductor film (SOI substrate)
16 Contact hole 18, 49, 53, 39 Substrate potential contact 19, 47, 31 Trench isolation 22 Impurity diffusion layer 24, 32 Interlayer insulating film 25, 38, 54 Contact 26 Aluminum wiring 27 Source drain region 28 Gate electrodes 35, 44 First contact hole 37, 45 Second contact hole 46 Oxide film (insulating material)
52 3rd contact hole

Claims (5)

半導体基板と、
前記半導体基板上に形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜上に形成された半導体膜と、
前記半導体膜の一部の領域を囲うように形成されたトレンチ分離と、
前記トレンチ分離で囲まれた領域内に形成され、前記半導体膜及び前記埋め込み絶縁膜を貫通して前記半導体基板に接続された基板電位コンタクトとを有することを特徴とする半導体装置。 A semiconductor substrate;
A buried insulating film formed on the semiconductor substrate;
A semiconductor film formed on the buried insulating film;
Trench isolation formed so as to surround a partial region of the semiconductor film;
A semiconductor device having a substrate potential contact formed in a region surrounded by the trench isolation and connected to the semiconductor substrate through the semiconductor film and the buried insulating film. 前記トレンチ分離で囲まれた領域内の前記半導体膜の表面に設けられ、前記基板電位コンタクトと接続された不純物領域と、
前記半導体膜上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記不純物領域と接続されたコンタクトと、
前記層間絶縁膜上に形成され、前記コンタクトと接続された電極とを更に有することを特徴とする請求項１に記載の半導体装置。 An impurity region provided on a surface of the semiconductor film in a region surrounded by the trench isolation and connected to the substrate potential contact;
An interlayer insulating film formed on the semiconductor film;
A contact penetrating the interlayer insulating film and connected to the impurity region;
The semiconductor device according to claim 1, further comprising an electrode formed on the interlayer insulating film and connected to the contact. 前記トレンチ分離で囲まれた領域内において、前記半導体膜上に形成されたゲート電極とソースドレイン領域を含むトランジスタを更に有し、
前記基板電位コンタクトは、前記ソースドレイン領域に対してゲート幅方向に配置されていることを特徴とする請求項２に記載の半導体装置。 A transistor including a gate electrode and a source / drain region formed on the semiconductor film in a region surrounded by the trench isolation;
The semiconductor device according to claim 2, wherein the substrate potential contact is arranged in a gate width direction with respect to the source / drain region. 半導体基板上に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通する第１のコンタクトホールを形成する工程と、
前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通する第２のコンタクトホールを形成する工程と、
前記第１のコンタクトホールと前記第２のコンタクトホールに同時に導電物質を埋め込むことで、前記層間絶縁膜を貫通するコンタクトと、前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通して前記半導体基板に接続された基板電位コンタクトとを同時に形成する工程とを有することを特徴とする半導体装置の製造方法。 Forming a buried insulating film on a semiconductor substrate;
Forming a semiconductor film on the buried insulating film;
Forming an interlayer insulating film on the semiconductor film;
Forming a first contact hole penetrating the interlayer insulating film;
Forming a second contact hole penetrating the interlayer insulating film, the semiconductor film and the buried insulating film;
By burying a conductive material in the first contact hole and the second contact hole at the same time, the contact penetrating the interlayer insulating film, the interlayer insulating film, the semiconductor film, and the buried insulating film are penetrated. And a step of simultaneously forming a substrate potential contact connected to the semiconductor substrate. 半導体基板上に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜上に半導体膜を形成する工程と、
前記半導体膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通する第１のコンタクトホールと、前記第１のコンタクトホールよりも開口幅が広い第２のコンタクトホールとを同時に形成する工程と、
全面に絶縁物を堆積して前記第１のコンタクトホールを埋め込み、前記第２のコンタクトホールは完全には埋め込まず、隙間ができるようにする工程と、
エッチバックにより前記第２のコンタクトホールの底面において前記半導体基板を露出させる工程と、
前記第２のコンタクトホールに導電物質を埋め込むことで、前記層間絶縁膜、前記半導体膜及び前記埋め込み絶縁膜を貫通して前記半導体基板に接続された基板電位コンタクトを形成する工程とを有することを特徴とする半導体装置の製造方法。



Forming a buried insulating film on a semiconductor substrate;
Forming a semiconductor film on the buried insulating film;
Forming an interlayer insulating film on the semiconductor film;
Simultaneously forming a first contact hole penetrating the interlayer insulating film, the semiconductor film and the buried insulating film, and a second contact hole having an opening width wider than the first contact hole;
Depositing an insulator on the entire surface to fill the first contact hole, and not filling the second contact hole completely, so that a gap is formed;
Exposing the semiconductor substrate at the bottom surface of the second contact hole by etch back;
Forming a substrate potential contact connected to the semiconductor substrate through the interlayer insulating film, the semiconductor film, and the embedded insulating film by embedding a conductive material in the second contact hole. A method of manufacturing a semiconductor device.



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