KR20010068825A

KR20010068825A - 고용량 칩 커패시터

Info

Publication number: KR20010068825A
Application number: KR1020000000939A
Authority: KR
Inventors: 이인정; 유광동
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-01-10
Filing date: 2000-01-10
Publication date: 2001-07-23

Abstract

본 발명은 트렌치형 커패시터를 구비한다. 비메모리의 칩 내에 내장되는 커패시터에서 WACC로 사용되는 커패시터는 불안정하게 공급되는 전원전압을 안정되게 공급되어지도록 도와주는 역할을 한다. 이러한 커패시터가 칩 크기의 감소로 정전용량을 확보해야하는 문제점이 발생하는데 본 발명에서는 종래의 라인형 커패시터를 개선하여 그물형 또는 바둑판형 격자 구조를 제시한다. 이와같이 함으로써, 커패시터의 평면적을 증대시켜 커패시터의 정전용량을 증대시키는 효과를 얻을 수 있다.

Description

고용량 칩 커패시터{A CHIP CAPACITOR WITH HIGH CAPACITANCE}

본 발명은 반도체 커패시터에 관한 것으로, 좀 더 구체적으로 고용량 칩 커패시터에 관한 것이다.

반도체가 고집적화 되어 가면서 반도체 소자의 크기는 점점 작아지고 단위 칩 내에 집적되는 반도체 소자의 수는 점점 많아지고 있다. 이에 따라, 공정의 패턴 형성 한계가 되는 디자인 룰(design rule)이 작아지고 있다. DRAM(Dynamic Random Access Memory), SRAM(Stactic RAM)과 같은 메모리 반도체는 단위 면적 안에 얼마나 많은 메모리 셀을 집적시킬 수 있느냐가 기술의 관건이다. 1 개의 트랜지스터(transistor)와 1 개의 커패시터(capacitor)로 구성되는 메모리 셀이 일반적으로 최소 정보 단위인 1 비트를 구성하기 때문에 메모리 셀의 개수는 메모리의 용량과 대응된다. CPU(Central Processing Unit), ASIC(Application Specific Integrated Circuit)과 같은 비메모리에는 논리회로를 구성할 수 있는 트랜지스터의 개수가 비메모리 반도체의 성능을 좌우한다. 따라서, 단위 면적 안에 더 많은 트랜지스터를 집적시킬 수 있다면 그 만큼 더 좋은 기능을 갖는 비메모리 반도체를 설계할 수 있다.

메모리 반도체에서 셀의 면적을 줄이는데 걸림돌이 되는 것이 커패시터의 크기이다. 커패시터는 전하를 저장하는 소자로서 메모리 반도체에서 중요한 역할을 한다. 커패시터의 정전용량(capacitance)은 커패시터의 크기와 유전체의 유전율에 의존한다. 그러나, 소프트 에러(soft error)와 같은 현상 때문에 최소한으로 요구하는 정전용량이 있고 전하의 유실을 고려한 최소한의 정전용량이 필요하기 때문에 셀의 감소에 맞추어 커패시터의 크기를 한없이 줄일 수가 없다. 그래서, 작은 평면적에 최대한의 유료 표면적을 확보하기 위한 다각적인 기술이 발전해 왔다. 트렌치 구조에서는 깊이를 더욱 깊이 하고, 원통형 구조에서는 높이를 더욱 높이 해왔으며, HSG(HemiSpherical Grain) 구조를 도입하여 사용하게 되었다.

비메모리 반도체에서도 회로의 동작상 트랜지스터 외에 커패시터의 동작이필요하다. 특히, WACC(Wirebond Attached Chip Capacitor)와 같이 Vcc와 Vss 간에 커패시터를 수반한 칩으로서 다른 칩에 안정된 Vcc 및 Vss를 공급하여 안정된 동작을 도와주는 역할을 하는데 있어서 커패시터의 중요성이 크며 대용량의 커패시터가 필요하다.

도 1과 도 2는 종래의 WACC에서 커패시터의 형성 구조를 각각 보여주는 평면도 및 단면도이다.

도 1과 2를 참조하면, 반도체 기판(100) 내에 트렌치(trench; 110)가 형성된다. 사이 상기 반도체 기판(100)은 P++ 도핑 기판으로 커패시터의 하부전극으로서 역할을 한다. 상기 트렌치(110)는 도 1에서 보는 바와 같이 라인(line)형으로 형성된다. 상기 트렌치(110) 내벽에 유전체막이 증착된 후 상기 트렌치(110)가 폴리실리콘(120)으로 매몰된다. 후속으로 상기 트렌치(110) 상부에 폴리실리콘 패턴이 형성되므로 상기 매몰 폴리실리콘(120)과 더불어 커패시터의 상부전극이 완성된다. 이와 같은 커패시터는 도 1에서 보는 바와 같이 상기 매몰 폴리실리콘(120)의 평면적과 도 2에서 보는 바와 같이 상기 트렌치(110)의 깊이에 따른 상기 매몰 폴리실리콘(120)의 측면적의 합으로 커패시터의 면적이 결정된다. 그러나, 디자인 룰(design rule)이 작아지면서 상기 트렌치(110)의 폭과 트렌치(100) 사이의 간격이 좁아져 면적 감소에 따른 커패시터의 정전용량 감소가 불가피하게 되었다. 그러나, WACC로서의 안정적인 전압 공급을 위한 역할을 위해서는 필요로 하는 정전용량이 있기 때문에 정전용량 확보의 필요성이 있다.

본 발명의 목적은 커패시터의 정전용량을 증대시키기 위해 커패시터의 면적을 증대시키는 신규한 커패시터 구조를 갖는 고용량 칩 커패시터를 제공하는 것이다.

도 1은 종래의 칩 커패시터의 구조를 보여주는 평면도;

도 2는 도 1의 Ⅰ-Ⅰ 단면을 보여주는 단면도;

도 3은 본 발명에 따른 고용량 칩 커패시터의 구조를 보여주는 평면도;

도 4는 도 3의 일부분을 확대하여 보여주는 단면도; 및

도 5는 칩 커패시터으 전체적은 구조를 보여주는 단면도이다.

* 도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판 110 : 트렌치

120 : 매몰 도전막 140 : 산화막

160 : 상부 전극 180 : 금속 배선

상술한 목적을 달성하기 위한 본 발명에 의하면, 고용량 칩 커패시터는 트렌치 구조로 형성된 커패시터를 제공하되 상기 커패시터의 하부전극은 그물망 격자 구조를 갖는다.

(실시예)

도 3내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명의 신규한 고용량 칩 커패시터는 그물망 격자 구조를 갖기 때문에 커패시터의 평면적 증가로 정전용량을 증대시킬 수 있다.

도 3과 도 5을 참조하면, 반도체 기판(100)의 소정 영역에 활성영역을 형성한다. 상기 반도체 기판(100)은 P++로 도핑(doping)되어 있다. 상기 반도체 기판(100) 상에 양성(positive)의 포토레지스막(photoresist layer; 도면에 미도시)이 도포된다. 상기 반도체 기판(100)의 일 활성영역 위의 상기 포토레지스트막이 패터닝 된다. 상기 포토레지스트 패턴은 그물망 격자 모양(또는 바둑판 모양)으로 형성된다. 즉, 그물망의 날줄과 씨줄에 해당하는 부분에 상기 포토레지스트막은 제거되고 그물망의 구멍에 해당하는 부분에 상기 포토레지스트막이 남아 식각 마스크 역할을 한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 반도체 기판(100)이 식각되어 상기 반도체 기판(100) 내에 그물망 격자 모양의 트렌치(trench; 110)가 형성된다. 상기 포토레지스트막이 제거된다. 이 때, 상기 트렌치(110)의 깊이는 예를 들면 약 8000Å 정도이고 상기 트렌치(110)의 폭은 예를 들면 약 2㎛다.

상기 트렌치(110) 내벽을 포함하여 상기 반도체 기판(100) 전면에 유전체막(도면에 미도시)이 콘포말(conformal)하게 증착된다. 상기 유전체막은 ONO(Oxide Nitride Oxide)로 구성되며 100Å 내외의 두께로 형성된다. 상기 트렌치(110)가 채워지도록 상기 반도체 기판(100) 전면에 제 1 도전막(120)이 증착된다. 상기 제 1 도전막(120)은 폴리실리콘 내지는 도전성이 향상된 도핑된 폴리실리콘(doped poly-Si)이 사용된다. 상기 반도체 기판(100)이 노출될 때까지 상기 제 1 도전막(120)이 평탄화 식각된다. 이로써, 상기 트렌치에 도전물이 매몰되어 매몰 도전막(120)이 형성된다. 상기 평탄화 식각은 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정이 사용된다. 상기 반도체 기판(100) 전면에 산화막(140)이 증착된 후 패터닝되어 상기 활성영역이 노출된다. 상기 반도체 기판(100) 전면에 제 2 도전막(160)이 증착된 후 패터닝되어 상기 활성영역 상에 도전 패턴(160)이 형성된다. 상기 도전 패턴(160)은 커패시터의 상부전극으로서 상기 매몰 도전막(120)과 콘택된다. 이로써, P++로 도핑된 상기 반도체 기판(100)이 커패시터의 하부전극으로 사용되는 커패시터가 형성된다. 이와 같은 구조의 커패시터는 유효 표면적(effective surface area)이 종래의 경우보다 증가하여 충분한 정전용량을 확보할 수 있다. 상기 커패시터는 반도체 칩의 Vcc와 Vss 간에 비정상적인 흐름의 전류가 지나갈 때, 예를 들면, 기준 전압 이상이 흐르면 차단하고 기준 전압 이하로 흐르면 보상하여 안정적인 전압 공급이 이루어지게 한다.

이상과 같이 커패시터가 그물망 격자 구조를 갖으면 종래의 라인 구조의 커패시터에 비해 정전용량이 증가하게 된다. 평면적 관점에서 도 3을 참조하여 살펴보면, 종래의 라인형 커패시터는 라인만의 면적이 전체 평면적이지만 본 발명에서는 트렌치 라인 사이가 서로 연결되어 있기 때문에 연결 부위 만큼의 면적 증대 효과가 나타난다. 상기 커패시터에서 그물망 격자의 간격이 일정하다면 종래에 기판이었던 부분의 일부(약 절반)가 트렌치가 형성되어 매몰 도전막이 형성되기 때문에 종래에 기판으로 사용하던 부분의 50%를 커패시터로 사용하게 된다. 따라서, 도면에서 보는 바와 같이 종래의 라인형 커패시터에 비해 평면적 대비 약 50%의 증대 효과를 볼 수 있다. WACC(Wirebond Attached Chip Capacitor)에서 사용하는 정전용량은 약 1500μF으로써 이와 같은 구조로 커패시터를 형성할 때 더 작은 칩 크기에서도 상기와 같은 정전용량을 확보할 수 있는 이점이 있다.

본 발명은 그물망 격자 구조의 칩 커패시터를 형성함으로써 칩 커패시터의 정전용량을 증대시키는 효과가 있다.

그리고, 본 발명은 충분한 정전용량 확보로 칩의 크기를 줄일 수 있는 효과가 있다.

Claims

트렌치 구조로 형성된 커패시터에 있어서,

상기 커패시터의 하부전극은 그물망 격자 구조(바둑판 구조)를 갖는 것을 특징으로 하는 고용량 칩 커패시터.
제 1 항에 있어서,

상기 커패시터의 하부전극은 반도체 기판 내에 형성되는 것을 특징으로 하는 고용량 칩 커패시터.
제 1 항에 있어서,

상기 그물망 격자 사이의 간격은 일정한 것을 특징으로 하는 고용량 칩 커패시터.