KR20010072404A - 유사하지 않은 에칭 특성을 가지는 유전층들을 이용하는이중 다마신에 의해 형성된 배선 라인 - Google Patents

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Abstract

본 발명은 이중 다마신 구조(332, 334)가 유사하지 않은 에칭 특성을 가지는 연속 유전층(314, 316)에 형성되는 집적회로 제조 방법 및 장치를 제공한다. 본 발명은 또한 이들 유전층이 상이한 유전상수를 가지는 이러한 방법 및 장치를 제공한다. 본 발명의 부가적인 실시예는 방사선에 노출시에 하드 마스크를 형성하는 실리콘-기반 감광재료와 같은 단일층 마스크의 사용을 포함한다. 부가적인 실시예에서, 제조 시스템(710)은 IC 구조를 제조하기 위해 제공된다. 이들 시스템은 복수의 제조 스테이션(720,722,724,726, 728 및 730)와 상호작용하도록 되어 있는 제어기(700)를 포함한다.

Description

유사하지 않은 에칭 특성을 가지는 유전층들을 이용하는 이중 다마신에 의해 형성된 배선 라인{INTERCONNECT LINE FORMED BY DUAL DAMASCENE USING DIELECTRIC LAYERS HAVING DISSIMILAR ETCHING CHARACTERISTICS}
IC(집적회로)와 같은 반도체 디바이스는 일반적으로 반도체 재료에 의해 단일 몸체상에 집적으로 제조되는 트랜지스터, 다이오드 및 저항과 같은 전자회로 소자들을 갖는다. 다양한 회로 소자들은 수백만개의 개별 회로소자들을 포함하는 완성 회로를 형성하기 위해 도전성 커넥터를 통해 접속되어 있다. 반도체 재료 및 처리 기술의 진전은 단일 몸체상에 그들의 수를 증가시키면서 IC 회로소자의 전체 사이즈를 감소시키는 결과를 초래하였다. 부가적인 소형화는 개선된 IC 성능 및 비용 감소에 대해 아주 바람직하다. 배선(interconnect)은 IC의 다양한 전자 소자들 사이의 전기접속을 제공하며 이들 소자들과 IC를 다른 회로에 접속하기 위해 핀과 같은 디바이스의 외부 접촉 부재들 간의 접속을 제공한다. 전형적으로, 배선라인은 전자회로 소자들 사이의 수평 접속을 형성하는 반면, 도전성 비아 플러그는 전자회로 소자들 사이의 수직 접속을 형성하며, 이로인해 배선이 이루어진다.
배선라인 및 비아 플러그를 형성하기 위해 다양한 기술들이 사용된다. 이러한 기술의 하나는 이중 다마신으로 인용되는 프로세스를 수반하며 이는 트렌치 및 그 하부 비아홀을 형성하는 것을 포함한다. 트렌치 및 비아홀은 예를 들면 금속과 같은 도체 재료로 동시에 채워지고, 그러므로 배선라인 및 그 하부 비아 플러그를 동시에 형성하게 된다. 종래의 이중 다마신 제조 기술의 예들이 "Dual Damascene: A USLI Wiring Technology", JUNE. 11-12, 1991, VMIC Conference, IEEE, pages 144-152(Kaanta et al.)"과 미국특허 제 5,635,423호(Huang et al., 1997)에 개시되어 있다.
종래의 이중 다마신 기술의 예는 다양한 IC 구조를 도시한 도1a-1c에 설명되어 있다. 도1a에 도시된 바와 같이, 유전층(110)은 반도체 기판(112)상에 증착된다. 비아 패턴(118)을 가지는 에칭 마스크(116)는 유전층(110)상에 위치된다. 비아 패턴에 일치하는 층(110)에 홀(120)을 에칭하기 위해 적절한 이방성 에칭이 사용된다. 마스크(116)는 트렌치 패턴(124)을 가지는 마스크(122)에 의해 연속적으로 대체된다. 적절한 이방성 에칭은 트렌치(126)를 형성하고 홀(120)을 깊게 하여 비아홀(128)을 형성하는데 사용된다. 이 비아홀은 반도체 기판(112)을 노출시키기 위해 에칭될 수 있다. 택일적으로, 비아홀은 기판내에 부분적으로 오버에칭될 수 있다. 도1c에 도시된 바와 같이, 비아홀과 트렌치는 적당한 금속(130)으로 동시에 채워진다. 그러므로 금속(130)은 반도체 기판(112)과 접촉하는 비아 플러그(134) 및 금속화된 배선라인(132)을 형성한다. 부가적으로, 라인이나 배리어층은 배선 금속 및 비아 플러그의 증착전에 비아홀과 트렌치 내부에 증착될 것이다. 층(110)의 표면은 과도 금속(130)을 제거하고 배선라인(132)을 한정하기 위해 평탄화된다. 택일적으로, 금속 에칭백이 라인을 한정하기 위해 사용될 수 있다.
종래 이중 다마신의 다른 예는 도2a-2c에 도시된 IC 구조가 도시되어 있다. 도2a에 도시된 바와같이, 제1 유전층(210)은 반도체 기판(212)상에 증착된다. 에칭 정지층(216)은 제1 유전층(210)상에 증착된다. 제2 유전층(218)은 에칭 정지층(216)상에 증착되고 에칭 마스크(220)는 유전층(218)상에 위치된다. 에칭 마스크(220)는 비아홀을 에칭하기 위해 패턴화된다(221). 제2 유전층(218)은 제1 대기 에칭 절차를 이용하여 에칭되어, 비아 패턴에 일치하는 홀(222)(도2a)을 형성한다. 이 에칭 절차는 에칭 정지층(216)에서 정지된다. 에칭 마스크(220)는 제거되고 다른 에칭 마스크(224)(도2b 참조)가 제2 유전층(218)상에 위치되어 트렌치를 형성하기 위해 패턴화된다. 층(218)에 트렌치(228)를 에칭하기 위해 제2 이방성 에칭 절차가 사용된다. 동시에, 홀(222)은 제2 에칭 정지층(216)을 통하고 제1 유전층(210)을 통해 에칭함으로써 기판(212)으로 연장된다. 이 이중 다마신 기술에서, 제1 에칭 절차는 제2 에칭 절차보다 더 큰 에칭정지층(216)에 대한 선택도를 갖는다. 도2b에 도시된 바와 같이, 제2 에칭 절차는 반도체 기판(212)으로 연장하는 비아홀(230)과 트렌치(228)를 형성하는 것을 초래한다. 마스크(224)가 제거되고, 그 후 트렌치(228) 및 비아홀(230)이 기판(212)과 접촉하는 비아플러그(236) 및 금속화된 라인(234)을 형성하는 적당한 도전성 금속(232)(도2c 참조)으로 동시에 채워진다. 과도 금속(232)은 라인(234)을 한정하기 위해 층(218)의 표면으로부터 제거된다.
상기한 예들과 같은 종래의 이중 다마신 기술은 감소된 설계 규칙과 감소된 비아홀 높이에 대한 현재 그리고 앞으로의 요건을 충족하기 위한 단점들을 갖는다. 예를 들면, 도1a-1c와 관련하여 개시된 기술들은 시간에 따른 에칭을 사용한다. 당업자에게 공지된 바와 같이, 시간에 따른 에칭 방법을 사용하는 경우 에칭 깊이를 정확하게 제어하는 것이 아주 어렵다. 정확한 에칭 제어의 결함은 품질 문제를 초래할 수 있다. 도2a-2c에 개시된 에칭 정지 기술은 시간에 따른 에칭보다 에칭 제어를 제어한다. 그러나, 이 종래기술은 부가층 즉 에칭정지층의 사용을 필요로한다. 부가층을 사용하면 더 복잡한 제조공정을 초래한다.
따라서, 에칭정지층의 수를 제거하거나 감소시키는 것과 같이 이중 다마신 제조에 대한 저렴하고 개선된 방법 및 재료의 필요성이 존재한다.
본 발명은 이중 다마신 기술을 이용하여 제조되는 반도체 디바이스 배선 라인 및 비아 플러그의 제조에 관한 것이다.
도1a-1c는 순착적인 단계의 종래의 IC 구조를 도시한 개략 측단면도.
도2a-2c는 순차적인 단계의 종래의 IC 구조를 도시한 개략 측단면도.
도3a-3e는 순차적인 단계의 본 발명의 IC 구조의 실시예를 도시한 개략 측단면도.
도4a-4f는 순차적인 단계의 본 발명의 IC 구조의 다른 실시예를 도시한 개략 측단면도.
도 5a-5f는 순차적인 단계의 본 발명의 IC 구조의 다른 실시예를 도시한 개략 측단면도.
도6a-6c는 순차적인 단계의 본 발명의 IC 구조의 다른 실시예를 도시한 개략 측단면도.
도7은 도3a-3e의 IC 구조를 제조하기 위한 제조 시스템을 도시한 블록도.
도8은 도5a-5f의 IC 구조를 제조하기 위한 제조 시스템을 도시한 블록도.
본 발명은 상기한 종래 문제들을 해결하는 집적회로를 포함하는 이중 다마신에 대한 새로운 방법 및 구조를 제공한다.
본 발명의 일 실시예에 따르면, 제1 유전층은 반도체 기판과 같은 기판상에 증착된다. 이것은 제1 유전층상이 제2 유전층의 증착에 의해 후속된다. 제1 및 제2 유전층은 유사하지 않은 에칭 특성을 가진다. 즉, 이들 두 층들의 에칭 성질은 층들중 하나가 특정 에칭 화학물에서 다른층과 비교하여 더 높은 에칭율을 갖도록한다. 비아홀에 대해 패턴화된 제1 에칭 마스크는 제1 유전층 상에 제공된다. 이 비아 패턴은 이방성 에칭에 의해 두 유전층들을 통해 전달된다. 제1 에칭 마스크를 제거한 후에, 제2 에칭 마스크가 제2 유전층 상에 제공되며, 이 마스크는 그하부의 비아홀 위에 위치되는 트렌치 패턴을 갖는다. 트렌치는 에칭 정지부로서 제1 유전층을 사용하여 제2 유전층을 통해 이방성으로 에칭된다. 트렌치를 에칭하는데 사용되는 에칭 화학물은 제2 유전층이 제1 유전층에 비해 더 높은 에칭율을 갖도록 한다. 본 발명 에칭 절차들은 트렌치가 제2 유전층을 통해 연장하고 비아홀이 제1 유전층을 통해 연장하는 트렌치 및 그 하부의 비아홀을 초래한다. 제2 에칭 마스크는 제거되고, 트렌치 및 비아는 이중 다마신 구조를 형성하기 위하여 금속과 같은 도전성 재료로 동시에 채워진다. 이 실시예에 사용된 에칭 마스크들은 유전층을 에칭하는데 사용되는 에칭 화학물에 대한 에칭 저항성 요건에 따라, 포토레지스트, 하드 마스크, 또는 그들의 조합을 포함할 수 있다.
본 발명의 다른 실시예에서, 제1 유전층은 반도체 기판상에 형성되는 캡층 상에 증착된다. 제2 유전층은 제1 유전층 상에 증착되며, 제1 및 제2 유전층은 유사하지 않은 에칭 특성을 갖는다. 하드 마스크층은 비아 패턴을 가지는 제1 포토레지스트에 의해 후속하는, 제2 유전층 상에 증착된다. 비아 패턴은 캡층에 이방성으로 에칭되고, 그후 제1 레지스트가 스트립되고 제1 포토레지스트층이 하드 마스크 상에 바람직하게는 비아홀 내의 캡층의 노출된 부분상에 형성된다. 트렌치 패턴은 제1 레지스트에서 전개된다. 이 트렌치 패턴은 트렌치를 형성하기 위하여 에칭 정지부로서 제1 유전층을 이용하여 하드 마스크 및 제2 유전층을 통해 이방성으로 에칭된다. 제2 레지스트가 스트립된다. 하드마스크를 동시에 제거하고 캡층을 통해 비아홀을 에칭하기 위하여 다른 이방성 에칭 공정이 사용된다. 이 공정은 제1 유전층에 트렌치를 형성하고 제1 유전층 및 캡층에 하부 비아홀을 형성한다.라인너 또는 배리어층은 트렌치와 비아홀내에 증착된다. 라인된 트렌치 및 비아홀은 연속적으로 동시에 도전성 재료로 채워져서, 이중 다마신 구조를 형성하게 된다. 택일적으로, 이 실시예의 이중 다마신 구조는 라이너 없이 제조될 수 있다.
본 발명 기술에서 특히 이로운 것은 1내지 3.5와 같은 낮은 유전상수를 가지는 제2 유전층에 대한 재료를 선택하고 3.5내지8의 어느정도 높은 유전상수를 가지는 제1 유전층을 선택하는 것이다. 이 유전 재료의 선택은 높은 유전상수를 가지는 재료의 높은 기계적 품질을 가지며 낮은 유전상수의 우수한 전기성질을 사용할 수 있는 층 조합을 제공한다. 또한, 층간 누화의 상당한 감소를 가져온다. 이 조합은 이들 두 형태의 유전재료가 일반적으로 두개의 상이한 에칭 화학물을 필요로하기 때문에 특히 적합하다.
본 발명의 또다른 실시예에서, 제1 유전층은 기판상에 증착된다. 비아홀에 대해 패턴화된 제1 에칭 마스크는 제1 유전층 상에 증착된다. 비아 패턴은 적당한 이방성 에칭 공정을 이용하여 제1 유전층을 통해 전달되고, 그로인해 비아홀이 형성된다. 제1 에칭 마스크는 제거되고 제2 에칭 마스크는 제1 에칭 마스크 상에 증착된다. 제2 유전층 재료는 부분적으로 또는 완전히 비아홀을 채운다. 제1 에칭 마스크는 이 마스크가 밑에있는 비아홀 상에 위치되는 트렌치 패턴을 가지도록 제2 유전층 상에 놓여진다. 제2 이방성 에칭 공정은 에칭 정비부로서 제1 유전층을 이용하고 제2 유전층에서 트렌치를 에칭하고 비아홀로부터 제2 유전층을 동시에 제거하는데 사용된다. 제2 에칭 공정은 제2 유전층이 제1 유전층과 비교하여 더 높은 에칭율을 가지도록 에칭 화학물을 사용한다. 트렌치 및 비아는 제2 에칭 마스크의제거시에 도전성 재료로 채워지며, 그로인해 상기한 실시예와 유사한 이중 다마신 구조를 형성한다.
본 발명의 또 다른 실시예에서, 단일층 에칭 마스크는 상기 실시예와 조합하여 사용된다. 이들 단일층은 방사선에 대한 노출시에 하드 마스크를 형성하는 실리콘 기반 감광재료를 포함한다. 이들 형태의 재료의 적당한 예는 UV 광에 노출될 때 플라즈마 중합된 메틸실란 옥사이드로 전환되는 플라즈마 중합된 메틸실란을 포함한다. 본 실시예는 단일층으로서 하드 마스크를 제공하는 반면, 종래의 하드 마스크 기술은 두개의 마스크층, 즉 포토레지스트 및 하드 마스크층을 필요로 한다.
본 발명의 부가적인 실시예에서, 제조 시스템은 본 발명의 IC 구조와 같은 제조된 구조를 형성하기 위해 제공된다. 이들 시스템은 복수의 제조 스테이션과 상호작용하도록 되어 있는 컴퓨터와 같은 제어기를 포함한다. 제조 스테이션의 각각은 IC 구조를 제조하는데 사용되는 처리단계를 수행한다. 작동 링크는 제어기와 제조 스테이션 사이의 접속을 제공한다. 컴퓨터 프로그램과 같은 데이터 구조는 제조 스테이션에서 수행되는 처리단계들을 제어기가 제어하도록 한다. 데이터 구조는 제거가능한 전자 기억 매체상에 제공될 수 있다.
본 발명 및 그 실시예를 기술하면서, 어떤 용어들은 명료화를 위해 사용될 것이다. 이러한 용어들은 인용된 실시예 뿐만아니라 동일한 결과를 달성하기 위하여 동일한 방법으로 동일한 기능을 수행하는 모든 등가를 포함하도록 의도되었다.
본 발명의 일 실시예에서, 유사하지 않은 에칭 특성을 가지는 연속적인 유전층들이 IC 구조에서 트렌치 및 그 하부 비아홀을 선택적으로 에칭하기 위해 사용되는 신규한 이중 다마신 공정이 사용된다. 여기에 한정한 바와 같이 두 재료의 "유사하지 않은 에칭 특성" 표현은 재료중 하나가 특정 화학물에서 다른 재료보다 더 높은에칭율을 가지도록 이들 재료의 에칭 성질을 포함한다. 이 공정은 도3a-3e에 도시된 IC 구조와 같은 제조된 구조로 도시되어 있다. 여기에 한정된 바와 같이 "집적회로 구조" 표현은 완전히 형성된 집적회로 및 부분적으로 형성된 집적회로를포함한다. 도3a는 반도체 기판(310)과 같은 기판상에 증착된 제1 유전층(314)을 도시한다. 여기에 한정된 바와 같이 "반도체 기판" 표현은 전형적인 집적회로 소자, 컴포넌트, 배선 및 반도체 재료를 포함하는 구조 및 디바이스를 포함한다. 제2 유전층(316)은 제1 유전층(314) 상에 증착된다. 제1 및 제2 유전층(314, 316)은 다른 것을 상당히 에칭하지 않고 이들 층들중 하나를 선택적으로 에칭하기 위하여 유사하지 않은 에칭 특성을 가진다. 제1 포토레지스트층(318)(도3a)은 제2 유전층 상에 증착된다. 이들 유전층 및 포토레지스트층은 당업자에게 공지된 방법중어느 것에 의해 증착될 수 있다.
포토레지스트(318)(도3a)는 비아 패턴(320)을 형성하기 위해 전개된다. 도3b에 도시된 바와 같이, 제1 이방성 에칭 공정은 유전층(314, 316)을 통해 비아 패턴을 전달하는데 사용되며, 그로인해 기판(310)의 노출된 상부면 상에 유전층(314)에 비아홀(322)이 형성된다. 제1 에칭 공정은 유전층(314)을 통해 비아 패턴을 에칭하고, 이어 층(314)을 통하여 비아 패턴을 에칭하기 위해 에칭 화학물을 변화시키는 것을 포함한다. 두개의 유전층이 유사하지 않은 에칭 특성을 갖기 때문에 두개의 상이한 에칭 화학물을 사용하는 것이 필요하다. 층(314)을 에칭하는데 사용되는 에칭 화학물은 이 화학물이 본 발명 기술이 층(316)이 층(314)내에 비아홀을 에칭하기 위한 마스크가 되는 것을 요구하기 때문에 제1 포토레지스트(318)를 저하시키도록 할 경우 층(316)에 대하여 선택적일 필요가 있다. 두개의 재료가 특정 에칭 공정에 노출되는 경우, 에칭 공정은 재료중 하나가 다른 재료보다 상당히 낮은 속도로 에칭될 때 이 재료에 대하여 선택적이 되도록여기에 한정된다.
제1 포토레지스트(318)(도3b)는 스트립되고, 제2 포토레지스트층(324)은 도3c에 도시한 바와 같이 제2 유전층(316) 상에 증착된다. 제2 포토레지스트층은 트렌치 패턴과 일치하는 패턴(326)을 형성하기 위하여 전개된다. 택일적으로, 제2 포토레지스트층(324)은 포토레지스트를 완전히 전개하지 않고(도3c), 비아홀(322)내에 기판의 노출된 부분 상에 증착된다. 제1 이방성 에칭 공정은 에칭 정지부로서 유전층(314)을 이용하여 유전층(316)내에 트렌치(328)(도3d)을 에칭하는데 사용된다. 이것은 층(314)보다 더 빠르게 층(316)을 에칭하는 에칭 공정을 이용함으로써 달성된다. 비아홀(322)내의 포토레지스트(324)는 제2 에칭 공정으로부터 기판(310)을 보호한다. 이어 포토레지스트(324)는 스트립된다. 택일적으로, 하드 마스크를 사용할 때, 레지스트는 트렌치 에칭 공정의 완료시에 에칭된다. 도3e에 도시된 바와 같이, 금속과 같은 적당한 도체(330)는 비아홀(322) 및 트렌치(328)내에 동시에 증착되어, 배선라인(334)과 바아 플러그(332)를 형성하며, 비아 플러그(332)는 기판(310)과 접촉한다. 과도 도체 재료는 예를들면 CMP(화학 기계적 연마)를 이용하여 평탄화함으로써 또는 금속 에칭 백에 의해 층(316)의 표면으로부터 제거된다. 배선라인(334) 및 비아 플러그(332)는 이중 다마신 구조를 형성한다. 여기에 한정되는 바와 같이 표현 "이중 다마신 구조"는 동시에 형성되는 트렌치 및 그 하부 비아 플러그내에 배선라인을 포함한다.
택일적으로, 적당한 라이너(도시하지 않음)는 도체 재료의 증착전에 비아홀(322)과 트렌치(328)내에 증착될 수 있다. Cu와 같은 도체들은 라이너 또는배리어층을 필요로한다. 금속간 층은 0.5㎛ 이하의 두께를 가지는 제1 유전층(314), 즉 비아 플러그를 포함하는 층에 의해 형성된다. 금속간 층은 금속화된 라인을 포함하는 제2 유전층(316)에 의해 형성된다. 전형적으로, 금속간 층의 두께는 0.2 내지 4 ㎛의 범위이다. 유전층들중 하나에 대한 적당한 유전 재료의 예들은 PECVD(플라즈마-향상 화학 기상 증착) SiO2및 F-SiO2와 같은 산화물을 포함하며, 다른 유전층에 대한 적당한 유전 재료는 비정질 플루오르티네이트 카본 기반 재료와 같은 폴리머, 플루오르네이티드 및 비-플루오르네이티드 폴리(아렐렌) 에테르(어플라이드 시그날 컴패니사로부터 이용가능한 FLARE 1.0 및 2.0으로 널리 알려짐), 폴리(아릴렌) 에테르(슈마허 컴패니로부터 이용가능한 PAE 2-3으로서 널리 알려짐), 디비닐 실록산 벤조사이클로부탄(DVS-BCB) 또는 유사 제품과 같은 스핀-온(spin-on) 유전체 폴리머, 및 공기-겔을 포함한다. 이들 유전 재료들은 당업자에게 잘 알려져 있다. 산화물 및 폴리머들은 폴리머의 에칭을 위해 사용되는 O2-기반 에칭 화학물이 SiO2에 대하여 아주 선택적이기 때문에 유사하지 않은 에칭 특성을 가진다. 한편, SiO2를 에칭하기 위한 CHFx-기반 에칭 화학물은 폴리머에 대하여아주 선택적이다. 바람직하게, 금속 라인은 당업자에게 잘 알려진 기술 및 재료를 이용하여 금속 라인상에 PECVD SixNyHz와 같은 보호층을 증착함으로써 추종된 H2-기반 화학물을 이용하여 패시베이션된다.
도3a-3e와 관련하여 기술된 본 발명 기술은 포토레지스트 마스크를 이용하지만, 본 발명은 하드마스크나 또는 포토마스크 및 하드마스크의 조합이 사용되는 경우에 동일하게 동작가능하다. 예를 들면, 하드 마스크는, 포토레지스트가 유전층을 에칭하는데 사용되는 에칭 절차에 대해 또는 이중 다마신 비아 플러그 및 그 하부 도체 사이의 낮은 저항 접촉을 보장하기 위하여 하부 기판(310)내로 에칭하기 위하여 오버에칭 단계에 대해 충분히 낮은 에칭율을 가지지 않을 경우에, 사용될 수 있다.
본 발명의 새로운 이중 다마신 기술은 시간에 따른 에칭의 사용을 피하고, 그로인해 개선된 에칭 깊이 제어를 가져온다. 또한, 본 발명은 금속간 층과 내부금속 유전층 사이의 에칭 정지층의 사용을 피하고, 그러므로 제조가 용이하고 품질 개선 및 비용 절감을 가져온다. 종래 이중 다마신 기술과 비교하여 본원 발명의 이점은 층 조합이 형성되어 에칭 선택성의 상기한 이점들을 유지하면서 기계적, 열적 그리고 전기적 성질이 최적화되도록 금속간 및 내부 금속층에 대해 유전 재료를 선택함으로써 얻어진다.
바람직하게, 이중 다마신 구조에 사용하기 위한 유전 재료는 높은 기계적 강도 및 낮은 k(유전상수)를 나타낸다. 여기에 한정되는 바와 같이, 용어 "낮은 k 재료"는 여기서는 k=1-3.5 인 유전재료를 인용하고, "높은 k 재료"는 k>3.5인 유전재료를 인용한다. 당업자에게 잘 알려진 바와 같이, 다음 재료들과 같은 낮은 k 재료는 비교적 낮은 물리적 강도를 갖는다. 예를 들면, 이러한 k 재료는 예를 들면 폴리(아릴렌) 에테르, 플루오르네이티드 폴리(아릴렌) 에테르 및 디비닐 실록산 벤조사이클로부탄과 같은 폴리머나 또는 공기-겔로서, 비교적 낮은 기계적 강도를가지며, 이들 재료로 이루어진 막은 층이 아주 얇지 않다면 크랙킹되기 쉬운 경향이 있다. 또한, 이들 재료의 고 애스펙트 라인은 높은 k 유전재료와 비교하여 감소된 캐패시턴스 및 감소된 파워 손실과 같은 그들의 우수한 유전성 때문에 아주 적정하다. 본 발명에 따르면, 낮은 k 및 높은 k 유전재료는 제2 유전층(316)(즉, 금속간 층)에 사용하기 위한 낮은 k 재료와 제1 유전층(314)(내부금속층)에 사용하기 위한 비교적 높은 k 재료를 선택함으로써, 도3a-3e와 관련하여 기술된 구조에 유리하게 이용될 수 있다. 이 유전재료의 선택은 종래 기술과 비교하여, 내부 금속층의 두께를 감소시키는 것을 가능하게 한다.
두 유전층의 조합의 기계적 강도는 예를 들면 SiO2를 이용하여 금속간 층으로부터 주로 얻어진다. 일부 낮은 k 재료의 크랙킹에 대한 저항은 비교적 좋지 않지만, 이것은 본 발명에서 낮은 k 재료의 얇은 층을 이용함으로써 극복된다. 바람직하게, 낮은 k 층은 높은 k층보다 상당히 얇아야 한다. 부가적으로, 본 발명의 중요한 이점은, 금속간 층과 내부 금속층 둘다에 대해 낮은k 재료를 이용하는 것과 비교하여, 한 층이 낮은 k 재료를 포함하고 다른 층이 높은 k재료를 포함하는 층들의 조합에 대해 누화의 10 내지 20% 감소이다. 본 발명의 기술의 다른 이점은 비아가 트렌치로부터 별도로 형성되며 이것은 비아와 트렌치 사이에 오정렬이 있을 경우 비아 사이즈가 감소되지 않는 것을 의미하며, 그 이유는 비아홀이 트렌치가 형성되기 전에 두 유전층을 통해 완전히 형성되기 때문이라는 사실로부터 유도된다. 이 특징은 금속 라인의 폭이 하부 비아의 직경과 유사한 설계를 가능하게 한다.
본 발명의 다른 실시예는 IC 구조와 같은 다양한 제조 구조를 도시하는 도4a-4f에 도시되어 있으며, 이 구조는 기판상에 질화물층과 같은 캡층이나 에칭정지층을 이용하여 포토레지스트 및 하드 마스크를 사용한다. 도4a에 도시된 구조는 반도체 기판(410)과 같은 기판상에 증착된 질화물(411)과 같은 정지 또는 캡층을 이용한다. 제1 유전층(414)은 캡(411) 상에 증착된다. 제2 유전층(416)은 제1 유전층(414) 상에 증착된다. 제1 및 제2 유전층(414, 416)은 각각 다른 층의 상당한 에칭없이 이들 층들중 하나를 선택적으로 에칭하기 위하여 유사하지 않은 에칭 특성을 가진다. 유전층중 하나는 예를 들면 PECVD SiO2와 같은 산화물을 포함하는 반면, 다른 유전층에 적당한 재료는 도3a-3e와 관련하여 기술한 폴리머와 같은 낮은 k 재료를 포함한다. 도4a에 도시한 바와 같이, 제1 포토레지스트(420)에 의해 후속하는 하드 마스크층(418)은 층(416) 상에 증착된다. 비아 패턴(422)은 제1 포토레지스트내에 전개된다. 비아 패턴은 캡(411)까지 에칭되고, 제1 이방성 에칭 공정을 이용하여 층(414)에서 비아 홀(424)(도4b)을 형성한다. 비아 홀(424)을 형성하기 위한 에칭 공정은 도3b와 관련하여 기술한 바와 같이 비아 홀(322)을 형성하기 위한 공정과 유사하다. 제1 포토레지스트(420)는 스트립되고 도4c에 도시된 제2 포토레지스트(426)는 하드마스크(418)의 노출된 면상에 증착된다. 택일적으로, 레지스트(426)는 비아 홀(424)내에 캡(411)의 노출된 부분상에 증착될 수 있다. 하드 마스크(418)는 제2 포토레지스트(418)가 구조상에 증착될 때 사전 ㅇ칭단계를 통해 부분적으로 또는 완전히 제거될 것이다. 트렌치 패턴(428)은 제2 포토레지스트내에서 전개된다. 유전, 마스크 및 에칭 정지층은 당업자에게 잘 알려진 방법중 어느 것에 의해 증착될 수 있다.
도4d에 도시된 바와 같이, 제2 이방성 에칭 공정은 에칭 정지부로서 유전층(4140과 캡(411)을 이용하여 하드 마스크(418)를 통해 그리고 유전층(416)을 통해 트렌치 패턴을 전달하는데 사용된다. 택일적으로, 비아 홀(424)에 증착된 포토레지스트(426)는 이 공정이 상당한 속도로 캡을 에칭할 수 있을 경우 제2 에칭 공정으로부터 캡(411)의 노출된 부분을 보호하는데 사용될 수 있다. 도3d와 관련한 설명과 유사하게, 유전층(414)은 층(414, 416)들이 층(416)에 대한 에칭 화학물이 층(414)에 대하여 아주 선택적이 되도록 유사하지 않은 에칭 특성을 가질 때 에칭 정지부이다. 이어 제2 포토레지스트(426)가 제거된다. 이것은 도4e에 도시된 바와 같이 비아 홀(426) 내부에 하드 마스크(418)과 캡(411)을 선택적으로 제거하기 위하여 제3 이방성 에칭에 의해 후속된다. 배리어층(432)(도4f)은 비아 홀(426)과 트렌치(430) 내부에 증착된다. 금속과 같은 도전성 재료는 비아 플러그(434) 및 금속 라인(436)을 동시에 형성하는 라이너 내부에 증착된다. CMP나 금속 에칭 백과 같은 평탄화 단계들은 금속 라인(436)을 한정하는데 사용된다. 본 발명은 도전성 금속이 라이너 또는 배리어층을 필요로하지 않는 경우 라이너 또는 배리어층(432)의 사용없이 동일하게 동작가능하다.
도3a-3e와 관련하여 도시된 이점들은 도4a-4f와 관련하여 도시된 제조 방법 및 재료들에 동일하게 적용가능하다. 그밖에도 후자는 어떤 상당한 정도로 트렌치및 비아 홀의 한정에 영향을 미치지 않고 하드 마스크와 캡을 동시에 제거하기에 아주 적당한 방법을 제공한다.
유사하지 않은 에칭 특성을 가지는 연속하는 유전층을 포함하는 본 발명의 다른 실시예는 도5a-5f의 IC구조와 같은 제조된 구조에서 설명된다. 도5a는 반도체 기판(510)과 같은 기판상에 증착되는 PECVD SiO2나 F-SiO2와 같은 제1 유전층(514)을 도시한다. 제1 포토레지스트(516)는 유전층(514) 상에 증착되고 비아 패턴(518)은 이 포토레지스트에서 전개된다. 도5b에 도시한 바와 같이, 비아 패턴은 층(514)을 통해 전달되어, 층(514)내에 비아 홀(512)을 형성하고, 반도체 기판(510)상에 에칭을 정지시킨다. 레지스트는 스트립되고 제2 유전층(520)(도5b)은 층(514) 상에 증착되어, 층(514)내의 비아 홀(512)을 완전히 또는 부분적으로 채우는 플러그(513)를 형성한다. 도5c에 도시한 바와 같이, 제2 포토레지스트(522)는 제2 유전층(520) 상에 증착된다. 유전층 및 포토레지스트의 증착은 당업자에게 잘 알려진 방법들중 어느 것에 의해 달성될 수 있다.
제2 포토레지스트는 트렌치 패턴(524)(도5c)을 형성하기 위해 전개된다. 층(520)은 에칭 정지부로서 반도체 기판(510)과 층(514)을 이용하여 이방성으로 에칭되며, 그로인해 도5d에서 볼 수 있는 바와 같이 트렌치(526)를 형성하게 된다. 층(52) 내에 트렌치(526)를 형성하기 위해 사용되는 이방성 에칭 공정은 비아 홀(512)(도5d)로부터 플러그(513)를 제거하기 위하여 사용된다. 유전층(514, 520)은 유사하지 않은 에칭 특성(도3a-3e의 유전층(314, 316)과 유사)을 가지며,층(520)을 에칭하기 위한 에칭 공정은 층(514)과 기판(510) 에 대하여 아주 선택적이다. 선택적으로, 반도체 기판(510)은 질화물과 같은 캡(도시하지 않음)을 가질 수 있다. 부가적으로, 하드 마스크(도시하지 않음)는 제2 포토레지스트 및 층(520) 사이에 삽입될 수 있으며, 그 경우 캡과 하드 마스크는 하드 마스크를 제거하고 캡층을 통해 비아 패턴을 에칭하기 위하여 이방성으로 에칭된다.
제2 포토레지스트(522)는 스트립되고, 그것에 의해 도5e의 구조는 층(52) 내에 트렌치(526)와 층(514)내에 비아 홀(512)을 가진다. 도5f에 도시한 바와 같이 금속(530)과 같은 도전성 재료는 금속 라인(532)과 비아 플러그(534)를 가지는 이중 다마신 구조를 형성하는 비아 홀(512)과 트렌치(526)내에 동시에 증착된다. 과도 금속(530)은 CMP 또는 금속 에칭 백을 이용하여 층(520)의 표면으로부터 제거된다. 다른 실시예(도시하지 않음)에서, 라이너는 금속(530)과 유전층(514, 520) 사이에 삽입될 수 있다. 층(514)은 층(314)(도3a-3f)과 유사한 도5d-5f의 구조의 내부금속층이다. 층(520)은 층(316)과 유사한 금속간 층이다. 도3a-3e와 관련하여 도시된 이점들은 도5a-5f와 관련하여 도시된 제조 방법 및 재료들에 동일하게 적용가능하다. 본 발명의 신규한 기술들은 부가적인 개선된 이중 다마신 제조 기술을 가져오며 그이유는 비아 에칭이 종래 이중 다마신 기술과 비교하여 아주 깊은 비아의 에칭을 요구하지 않기 때문이다.
본 발명의 신규한 기술은 포토마스크 또는 하드 마스크 또는 포토마스크 및 하드 마스크의 조합으로 동작가능하다. SiO2나 실리콘 질화물과 같은 하드 마스크는 많은 낮은 k 재료의 선택적 에칭에 사용된 O2기반 에칭 화학물에 대해 바람직한데, 그 이유는 O2기반 에칭에 대해 전형적인 포토레지스트 재료의 불량한 에칭 저항 때문이다. 종래의 하드 마스크 기술은 하드 마스크층 상에 포토레지스트의 사용을 상세하며, 그러므로 두개의 마스크층을 이용한다. 포토레지스트는 전개되고 패턴은 하드마스크층으로 전달된다. 이롭게, 본발명은 공통으로 양도된 미국특허출원 제 09/017,350(1998. 2.2 출원)호에 개시된 바와 같이 실리콘 기반 감광 재료의 단일층을 이용하는 하드 마스크 준비 기술에 아주 적합하다. 단일층 하드 마스크 기술을 이용하는 본 발명의 실시예는 도6a-6c에 도시된 IC 구조에 설명되어 있다. 도6a에 도시된 바와 같이, PECVD SiO2와 같은 제1 유전층(614)은 반도체 기판(610) 상에 증착된다. 최종 비아에 일치하는 홀(612)은 도5a와 관련하여 기술된 바와 같이 이 층에 형성된다. 제2 유전층(620)은 층(614) 상에 증착되고 도5b와 관련하여 기술한 바와 같이 플러그(613)를 형성함으로써 홀(612)을 부분적으로 또는 완전히 채우며, 제1 및 제2 유전층은 유사하지 않은 에칭 특성을 가진다. 유전층(620)에 대한 적당한 재료는 비정질 플루오르네이티드 카본이나 도3a-5e에 도시된 실시예와 관련하여 기술된 유기 스핀-온 유전재료와 같은 낮은 k 재료를 포함한다. 실리콘 기반 감광 마스크 재료(622)의 층은 제2 유전층(620) 상에 증착된다. 마스크층(622)에 대한 적당한 재료는 참조로 여기에 통합된 미국특허 제 5,439,780호에 도시된 바와 같은 CVD PPMS(플라즈마 중합된 메틸실란)을 포함한다.
PPMS층은 PPMS의 노출된 부분을 PPMSO(플라즈마 중합된 메틸실란 산화물)으로 전환하는 UV광에 선택적으로 노출된다. 층(622)에서 에칭 패턴은 층의 노출되지 않은 PPMS 부분을 제거함으로써 전개되며, 그로인해 이중 다마신 공정의 트렌치 구성에 개구(624)(도6b)가 일치하게 된다. 노출되지 않은 PPMS는 에를 들면 Cl2나 Cl2-Hbr 기반 플라즈마 에칭을 이용하여 제거된다. 이 에칭 화학물은 대부분의 이들 재료들의 에칭 저항이 일반적으로 이 에칭 화학물에 대해 우수하기 때문에 낮은 k 재료를 포함하는 이중 다마신 기술에 특히 적합하다. 도6c에 도시된 바와 같이, 이방성 O2-기반 플라즈마 에칭은 트렌치(626)와 비아 홀(612)을 생성하는데 사용된다. 트렌치(626) 및 비아 홀(612)은 도5f와 관련하여 기술된 바와 같이 적당한 도체 재료로 동시에 채워진다. 그 결과로 예를 들면 CMP를 이용하여 금속라인이 한정되고, 또한 마스크(622)를 제거한다. 도6a-6c와 관련하여 기술된 바와 같은, 실리콘 기반 감광재료의 단일층을 이용하는 마스크 기술은 도3a-5f에 도시된 본 발명의 실시예에서 사용될 때 동일하게 동작가능하다.
당업자에게 잘 알려진 표면 준비 방법 및 재료를 이용하여, 어떤 연속 제조 단계에서 어떤 층의 증착전에 구조의 표면을 세척하거나 준비할 필요가 있다는 것이 이해될 것이다. 또한, 레지스트를 제거하기 위한 방법이 종래의 건식 및 습식 방법을 포함하는 것이 이해될 것이다.
본 발명의 신규한 이중 다마신 제조 기술은 일련의 처리단계들을 필요로한다. 각 처리단계는 제조 스테이션에서 수행될 수 있다. 제조 스테이션 및 그들의 각 처리단계들의 전부 또는 일부는 도7에 도시된 제어기(700)를 포함하는 신규한장치에 의해 통합될 수 있다. 제어기(700)는 도3a-3e와 관련하여 기술된 IC 구조와 같은 제조된 구조의 정보에 사용되는 다수의제조 스테이션을제어하도록 되어 있다. 도7에 도시된 바와 같이, IC 구조를 제조하기 위한 신규한 제조 시스템(710)은 제어기(700) 및 복수의 제조 스테이션(720,722,724,726,728 및 730)을 포함한다. 부가적으로, 시스템(710)은 제어기(700)와 제조 스테이션(720, 722, 724, 726, 728 및 730) 사이의 접속을 제공하는 작동 링크(721,723,725,727,729 및 731)를 갖는다. 신규한 장치는 제어기(700)가 제조 스테이션의 각각에서 처리단계들을 제어하고, 선택적으로 제조 스테이션이 신규한 구조를 형성하는데 사용되는 시퀀스를 조정하도록 하는 컴퓨터 프로그램과 같은 데이터 구조를 포함한다.
적당한 제어기들의 예는 컴퓨터의 네트워크나 데이터 처리 장치에 또는 다른 컴퓨터에 동작가능하게 접속된 하나이상의 컴퓨터를 포함하는 종래의 컴퓨터 및 컴퓨터 시스템을 포함한다. 적당한 컴퓨터는 퍼스날 컴퓨터로서 공통으로 알려진 컴퓨터를 포함한다. 제어기(700)에 의해 사용되는 데이터 구조는 상이한 제조 위치에서 동일한 데이터 구조의 사용을 용이하게 하기 위하여, 컴퓨터 플로피 디스크, 제거가능한 컴푸터 하드 디스크, 자기 테이프 및 광 디스크와 같은, 제거가능한 전자 데이터 기억 매체(740)(도7)상에 기억될 수 있다. 선택적으로, 데이터 구조는 당업자에게 잘 알려진 이러한 데이터 기억 장치를 이용하여, 제어기(700)로부터 멀리 떨어진(도시하지 않음) 위치에 설정된 매체를 포함하는, 제거가능하지 않은 전자 데이터 기억 매체상에 기억될 수 있다. 데이터 구조는 서버로서 알려진 하나이상의 기술을 하드 유선 접속, 무선 접속 및 데이터 통신 방법을 포함하는 당업자에게 알려진 통신 기술을 이용하여 원격 위치로부터 제어기(700)로 통신될 수 있다. 데이터 기억 매체는 당업자에게 알려진 방법 및 디바이스 성분을 이용하여 제어기에 동작가능하게 접속될 수 있다. 제조 시스템(710)에 대한 적당한 제조 스테이션의 예는 표A에 도시된 스테이션을 포함한다.
표 A
스테이션 처리 단계
720 기판 상에 제1 유전층을 증착
722 제1 유전층 상에 제2 유전층을 증착
724 제2 유전층 상에 비아 패턴을가지는 제1 에칭 마스크층을 증착
726 제1 및 제2 유전층을 통해 비아 패턴을 이방성으로 에칭
728 제1 에칭 마스크층을 제거
730 하부의 비아상에 제2 유전층내에 트렌치를 에칭
부가적인 제조 스테이션이 제조 시스템(710)에 부가될 수 있다. 또한, 하나이상의 제조 스테이션은 다른 제조 스테이션으로부터 멀리 떨어진 위치에 설정될 수 있으며 그 경우 부가적인 제어기나 제어기들의 네트워크가 원격 위치된 제조 스테이션을제어하기 위해 사용될 수 있다.
도7에 도시된 바와 같이, 제어기(700)는 작동 링크를 통해 제조 스테이션의 각각에 접속되도록 되어 있다. 이들 링크의 각각은 특정 동작 파라미터와 같은 데이터 구조로부터의 명령을 전달하고 제조 스테이션으로부터 테스트 데이터와 같은 정보를 수신하기 위해 제어기를 인에이블링하는 양방향 접속을 제공한다. 작동 링크는 하드 유선 접속이나 무선 접속의 형태일 수 있다.
도8은 본 발명의 다른 실시예를 도시한다. 제어기(800)를 포함하는 신규한 장치는 도5a-5f와 관련하여 기술된 IC 구조와 같은 제조된 구조의 형성시에 사용되는 제조 스테이션을 제어하도록 되어 있다. 제조 스테이션(820, 822, 824, 826, 828, 830 및 832)은 각각 작동 링크(821, 823, 825, 827, 289, 831 및 833)를 통해 제어기(800)에 접속되어 있다. 신규한 장치는 제조 스테이션의 각각에서 제어기가 처리단계들을 제어하도록 하는 데이터 구조를 포함한다. 도5a-5f에 도시된 구조를제조하기 위한 신규한 제조 시스템(810)은 제어기(800), 데이터 구조, 상기 제조 스테이션 및 작동 링크를 포함한다. 데이터 구조는 제거가능한 전자 기억 매체(840)상에 제공될 수 있다. 제어기, 데이터 구조, 작동 링크 및 제거가능한 기억 매체는 도7과 관련하여 기술된 것들과 유사하다. 제조 시스템(810)에 대한 적당한 제조 스테이션의 예들은 표 B에 도시된 스테이션을 포함한다.
표 B
스테이션 처리 단계
820 기판 상에 제1 유전층을 증착
822 제1 유전층 상에 비아 패턴을 가지는 제1 에칭 마스크층을 증착
824 제1 유전층에 비아홀을 이방성으로 에칭
826 제1 에칭 마스크층을 제거
828 제1 유전층 상에 제2 유전층을 증착
830 제2 유전층 상에 트렌치 패턴을 가지는 제2 에칭 마스크층을 증착
832 제2 유전층을 통해 트렌치 패턴을 이방성으로 에칭
본 발명의 반도체 기판에 사용하기 위한 적당한 반도체 재료들은 실리콘, 게르마늄, 실리콘/게르마늄 합금, 갈륨 비화물 및 인듐/갈륨/비화물/인화물을 포함한다. 전형적으로, 본 발명의 이중 다마신 구조는 반도체 기판상에 금속화된 라인과 접촉한다. 본 발명의 이중 다마신 트렌치 및 비아홀을 채우기 위한 적당한 도전성 재료는 Cu,Ag,Al,W와 같은 금속, 그들의 합금, 합금을 갖는 또는 합금없이 이들 금속의 혼합물을 포함한다. 본 발명의 실시예가 금속 배선라인 및 금속 이중 다마신구조를 이용하여 도시되고 설명되었지만, 본 발명은 금속과는 다른 도전성 재료가 사용될 때 동일하게 동작가능하다. 적당한 도전성 재료는 금속 및 비금속 초전도체, 즉 금속 니켈/게르마늄 및 비금속 이트륨/바륨/구리 산화물과 같은 초전도성 전이 온도 이하에서 제로 방향 전류 저항을 가지는 금속을 포함한다. 이중 다마신 트렌치 및 비아홀을 동시에 채우기 위한 적당한 기술은 CVD, PVD, 전기도금 및 비전기도금을 포함한다. 이들 기술들은 당업자에게 잘 알려져 있다.
본 발명은 바람직한 실시예의 측면에서 기술되었다. 당업자는 다양한 방법으로 성분의 배치를 수정하고 다양한 수단에 의해 본 발명의 엘리먼트를 구성하는 것이 가능하다는 것을 인식할 것이다. 본 발명의 실시예가 상세하게 기술되고 첨부도면에 도시되었지만, 다양한 추가의 변형이 청구범위에 설정된 바와 같이 본 발명의 범위에서 벗어나지 않고 가능하다는 것이 명백하다.

Claims (36)

  1. 기판상에 구조를 형성하기 위한 방법에 있어서,
    a) 상기 기판상에 제1 유전층을 증착하는 단계;
    b) 상기 제1 유전층 상에 제2 유전층을 증착하는 단계를 포함하는데, 상기 제1 및 제2 유전층은 유사하지 않은 에칭 특성을 가지는 재료들을 포함하며,
    c) 상기 제2 유전층 상에 비아 패턴을 가지는 제1 에칭 마스크를 증착하는 단계;
    d) 제1 에칭 절차에서 상기 제1 및 제2 유전층을 통해 비아 패턴을 이방성으로 에칭하는 단계를 포함하는데, 그것에 의해 비아 홀이 상기 제1 유전층 내에 형성되며;
    e) 상기 제1 에칭 마스크를 제거하는 단계; 및
    f) 제2 에칭 절차에서 밑에 있는 비아 홀 상에서 상기 제2 유전층 내에 트렌치를 이방성으로 에칭하는 단계를 포함하며, 상기 트렌치 및 비아 홀은 이중다마신 구조를 제조하도록 되어 있는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 제1 에칭 절차는,
    a) 제1 에칭 화학물에서 상기 제2유전층을 통해 비아 패턴을 이방성으로 에칭하는 단계; 및
    b) 제2 에칭 화학물에서 상기 제1 유전층을 통해 비아 페턴을 이방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 제2 에칭 절차는,
    a) 상기 제2 유전층 상에 트렌치 패턴을 가지는 제2 에칭 마스크를 증착하는 단계를 포함하는데, 상기 제2 에칭 마스크는 상기 비아 패턴 위로 덮혀지며; 및
    b) 상기 제1 유전 재료에 대하여 선택적인 에칭 화학물을 이용하여 상기 제2 유전층을 통해 트렌치 패턴을 이방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 상기 제2 에칭 마스크를 증착하는 단계는 포토레지스트를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서,
    a) 상기 비아 홀내에 포토레지스트를 증착하는 단계; 및
    b) 상기 제 2 유전층을 통해 트렌치 패턴을 에칭한 후에 상기 비아 홀로부터 포토레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1항에 있어서, 상기 제1 에칭 마스크를 증착하는 단계는 포토레지스트 마스크, 하드 마스크 및 포토레지스트와 하드마스크의 조합으로 이루어진 그룹으로부터 선택된 마스크를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 1항에 있어서, 상기 제1 에칭 마스크를 증착하는 단계는,
    a) 상기 제2 유전층 상에 실리콘-기반 감광성 재료의 층을 증착하는 단계; 및
    b) 비아 패턴을 한정하기 위하여 상기 실리콘-기반 감광성 재료의 층을 패턴화하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 7항에 있어서, 상기 실리콘-기반 감광성 재료는 방사선에 대한 노출에 의해 패턴화되는 플라즈마 중합된 메틸실란이며, 상기 노출에 의해 상기 플라즈마 중합된 메틸실란이 플라즈마 중합된 메틸실란 산화물을 형성하는 것을 특징으로 하는 방법.
  9. 제 1항에 있어서, 상기 제1 및 제2 유전층은 상이한 유전상수를 가지는 재료를 포함하는 것을 특징으로 하는 방법.
  10. 제 1항에 있어서, 상기 제1 유전층은 제2 유전층 재료보다 더 높은 유전상수를 가지는 것을 특징으로 하는 방법.
  11. 제 1항에 있어서, 상기 제1 유전층 재료는 3.5 내지 8에 이르는 범위의 유전상수를 가지며 상기 제2 유전층 재료는 약 1 내지 3.5에 이르는 범위의 유전 상수를 가지는 것을 특징으로 하는 방법.
  12. 제 1항에 있어서, 상기 제1 유전층은 SiO2및 플루오르티네이티드 SiO2로 이루어진 그룹으로부터 선택된 하나이상의 재료를 포함하는 것을 특징으로 하는 방법.
  13. 제 12항에 있어서, 상기 제2 유전층은 비정질 플루오르네티이드 카본, 유기 스핀-온 재료, 스핀-온-글라스, 애로-겔, 폴리(아릴렌) 에테르, 플루오르네이티드 폴리(아릴렌) 에테르 및 디비닐 실록산 벤조사이클로부탄으로 이루어진 그룹으로부터 선택된 하나이상의 재료를 포함하는 것을 특징으로 하는 방법.
  14. 제 13항에 있어서, 상기 제2 에칭 절차는,
    a) 상기 제2 유전층 상에 비아 패턴 위로 덮히는 트렌치 패턴을 가지는 제2 에칭 마스크를 증착하는 단계; 및
    b) O2-기반 에칭 화학물에서 상기 제2 유전층을 통해 트렌치 패턴을 이방성으로 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 1항에 있어서, 도전성 재료로 트렌치 및 비아 홀을 채우는 단계를 더 포함하며, 그것에 의해 이중 다마신 구조가 형성되는 것을 특징으로 하는 방법.
  16. 제 15항에 있어서, 상기 도전성 재료는 금속, 합금, 금속성 초전도체 및 비금속성 초전도체로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 방법.
  17. 제 15항에 있어서, 상기 도전성 재료는 Cu,Ag,Al,W,Cu 합금, Ag 합금, Al 합금, W 합금, 니켈/게르마늄 및 이트륨/바륨/구리 산화물로 이루어진 그룹으로부터 선택된 하나이상의 재료를 포함하는 것을 특징으로 하는 방법.
  18. 제 15항에 있어서, 상기 트렌치 및 비아 홀을 채우는 단계는 화학 기상 증착, 물리 기상 증착, 전기도금 및 비전기도금으로 이루어진 그룹으로부터 선택된 방법을 포함하는 것을 특징으로 하는 방법.
  19. 제 1항에 있어서, 상기 기판과 제1 유전층 사이에 캡층이 삽입되는 것을 특징으로 하는 방법.
  20. 기판 상에 구조를 형성하기 위한 방법에 있어서,
    a) 상기 기판 상에 제1 유전층을 증착하는 단계;
    b) 상기 제1 유전층 상에 비아 패턴을 가지는 제1 에칭 마스크층을 증착하는 단계;
    c) 상기 제1 유전층 내에 비아 홀을 이방성으로 에칭하는 단계;
    d) 상기 제1 에칭 마스크층을 제거하는 단계;
    e) 상기 제1 유전층 상에 제2 유전층을 증착하는 단계를 포함하는데, 상기 제1 및 제2 유전층은 유사하지 않은 에칭 특성을 가지는 재료를 포함하며;
    f) 상기 제2 유전층 상에 비아 홀 위로 덮히는 트렌치 패턴을 가지는 제2 에칭 마스크층을 증착하는 단계; 및
    g) 상기 제1 유전층 내에 트렌치를 이방성으로 에칭하는 단계를 포함하며, 상기 트렌치 및 비아 홀은 이중 다마신 구조를 제조하도록 되어 있는 것을 특징으로 하는 방법.
  21. 제 20항에 있어서, 상기 트렌치르 이방성으로 에칭하는 단계는 상기 제1 유전 재료에 대하여 선택적인 에칭 화학물을 포함하는 것을 특징으로 하는 방법.
  22. 제 20항에 있어서, 상기 제1 및 제2 유전 재료는 상이한 유전상수를 가지는 것을 특징으로 하는 방법.
  23. 제 20항에 있어서, 상기 제1 유전층은 제1 유전층보다 더 높은 유전상수를 가지는 것을 특징으로 하는 방법.
  24. 제 20항에 있어서, 상기 제1 유전층 재료는 3.5 내지 8에 이르는 범위의 유전상수를 가지며 상기 제2 유전층 재료는 약 1 내지 3.5에 이르는 범위의 유전 상수를 가지는 것을 특징으로 하는 방법.
  25. 제 20항에 있어서, 상기 제1 유전층은 SiO2및 플루오르티네이티드 SiO2로 이루어진 그룹으로부터 선택된 하나이상의 재료를 포함하는 것을 특징으로 하는 방법.
  26. 제 25항에 있어서, 상기 제2 유전층은 비정질 플루오르네티이드 카본, 유기 스핀-온 재료, 스핀-온-글라스, 애로-겔, 폴리(아릴렌) 에테르, 플루오르네이티드 폴리(아릴렌) 에테르 및 디비닐 실록산 벤조사이클로부탄으로 이루어진 그룹으로부터 선택된 하나이상의 재료를 포함하는 것을 특징으로 하는 방법.
  27. 제 25항에 있어서, 상기 트렌치를 이방성으로 에칭하는 단계는 O2-기반 화학물을 포함하는 것을 특징으로 하는 방법.
  28. 제 20항에 있어서, 상기 제2 에칭 마스크를 증착하는 단계는 포토레지스트 마스크, 하드 마스크 및 포토레지스트와 하드마스크의 조합으로 이루어진 그룹으로부터 선택된 마스크를 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제 20항에 있어서, 상기 제2 에칭 마스크를 증착하는 단계는,
    a) 상기 제2 유전층 상에 실리콘-기반 감광성 재료의 층을 증착하는 단계; 및
    b) 트렌치 패턴을 한정하기 위하여 상기 실리콘-기반 감광성 재료의 층을 패턴화하는 단계를 포함하는 것을 특징으로 하는 방법.
  30. 제 29항에 있어서, 상기 실리콘-기반 감광성 재료는 방사선에 대한 노출에 의해 패턴화되는 플라즈마 중합된 메틸실란이며, 상기 노출에 의해 상기 플라즈마 중합된 메틸실란이 플라즈마 중합된 메틸실란 산화물을 형성하는 것을 특징으로 하는 방법.
  31. 제 20항에 있어서, 도전성 재료로 트렌치 및 비아 홀을 채우는 단계를 더 포함하며, 그것에 의해 이중 다마신 구조가 형성되는 것을 특징으로 하는 방법.
  32. 제 31항에 있어서, 상기 도전성 재료는 금속, 합금, 금속성 초전도체 및 비금속성 초전도체로 이루어진 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 방법.
  33. 제 31항에 있어서, 상기 도전성 재료는 Cu,Ag,Al,W,Cu 합금, Ag 합금, Al 합금, W 합금, 니켈/게르마늄 및 이트륨/바륨/구리 산화물로 이루어진 그룹으로부터 선택된 하나이상의 재료를 포함하는 것을 특징으로 하는 방법.
  34. 제 31항에 있어서, 상기 트렌치 및 비아 홀을 채우는 단계는 화학 기상 증착, 물리 기상 증착, 전기도금 및 비전기도금으로 이루어진 그룹으로부터 선택된 방법을 포함하는 것을 특징으로 하는 방법.
  35. a) 기판;
    b) 상기 기판 상에 위치된 제1 유전층;
    c) 상기 제1 유전층 상에 위치된 제2 유전층을 포함하는데, 상기 제1 및 제2 유전층은 유사한 에칭 특성을 가지는 재료를 포함하며;
    d) 상기 제1 유전층을 통해 연장하는 비아 홀을 한정하는 상기 제1 유전층의 제1 영역; 및
    e) 상기 제2 유전층을 통해 연장하는, 밑에있는 비아 홀 상에 트렌치를 한정하는 제2 유전층의 제2 영역을 포함하며, 상기 비아 홀과 트렌치는 이중 다마신 궂를 제조하도록 되어 있는 것을 특징으로 하는 디바이스.
  36. 기판상에 제조된 구조의 형성을 제어하기 위한 장치에 있어서,
    a) 복수의 제조 스테이션과 상호작용하는 적어도 하나의 제어기를 포함하는데, 상기 복수의 제조 스테이션은 (1) 기판 상에 제1 유전층을 증착하기 위한 제1 제조 스테이션, (2) 상기 제1 유전층 상에 제2 유전층을 증착하기 위한 제2 제조스테이션, (3) 상기 제2 유전층 상에 비아 패턴을 가지는 제1 에칭 마스크를 증착하기 위한 제3 제조 스테이션, (4) 상기 제1 및 제2 유전층을 통해 비아 패턴을 이방성으로 에칭하기 위한 제4 제조 스테이션, (5) 상기 제1 에칭 마스크층을 제거하기 위한 제5 제조 스테이션 및 (6) 밑에 있는 비아 홀 상에 제2 유전층을 통해 트렌치를 에칭하기 위한 제6 제조 스테이션을 포함하며; 및
    b) 상기 제어기가 제조된 구조의 형성을 제어하도록 하는 데이터 구조를 포함하는 것을 특징으로 하는 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2449822B (en) * 2006-03-20 2011-08-31 Kyoung Won Kim Functional metallicity ion band
KR20180083357A (ko) * 2015-12-08 2018-07-20 노스롭 그루먼 시스템즈 코포레이션 초전도체 디바이스들을 위한 비-산화물 기반 유전체들
US10763419B2 (en) 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
US10985059B2 (en) 2018-11-01 2021-04-20 Northrop Grumman Systems Corporation Preclean and dielectric deposition methodology for superconductor interconnect fabrication

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6340435B1 (en) 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6251770B1 (en) 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6365327B1 (en) 1999-08-30 2002-04-02 Agere Systems Guardian Corp. Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
EP1284015A4 (en) * 2000-04-28 2005-07-20 Tokyo Electron Ltd SEMICONDUCTOR COMPONENT WITH A LOW DIELECTRICITY FILM AND METHOD OF MANUFACTURING THEREOF
US20020173079A1 (en) * 2000-12-28 2002-11-21 Erdem Kaltalioglu Dual damascene integration scheme using a bilayer interlevel dielectric
US6677680B2 (en) * 2001-02-28 2004-01-13 International Business Machines Corporation Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
JP4999234B2 (ja) * 2001-04-02 2012-08-15 ルネサスエレクトロニクス株式会社 フォトマスク及びそれを用いた半導体装置の製造方法
US6780567B2 (en) * 2001-08-02 2004-08-24 Fuji Photo Film Co., Ltd. Lithographic process using reaction of o-quinodimethane
US6992391B2 (en) 2001-09-28 2006-01-31 Intel Corporation Dual-damascene interconnects without an etch stop layer by alternating ILDs
KR100443515B1 (ko) * 2001-12-24 2004-08-09 주식회사 하이닉스반도체 비아홀 형성 방법
US6740579B2 (en) * 2002-06-18 2004-05-25 Intel Corporation Method of making a semiconductor device that includes a dual damascene interconnect
US20060051966A1 (en) * 2004-02-26 2006-03-09 Applied Materials, Inc. In-situ chamber clean process to remove by-product deposits from chemical vapor etch chamber
US7435074B2 (en) * 2004-03-13 2008-10-14 International Business Machines Corporation Method for fabricating dual damascence structures using photo-imprint lithography, methods for fabricating imprint lithography molds for dual damascene structures, materials for imprintable dielectrics and equipment for photo-imprint lithography used in dual damascence patterning
US7253123B2 (en) * 2005-01-10 2007-08-07 Applied Materials, Inc. Method for producing gate stack sidewall spacers
US7781154B2 (en) * 2006-03-28 2010-08-24 Applied Materials, Inc. Method of forming damascene structure
US20070238254A1 (en) * 2006-03-28 2007-10-11 Applied Materials, Inc. Method of etching low dielectric constant films
US20070287301A1 (en) * 2006-03-31 2007-12-13 Huiwen Xu Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k<2.5) dielectrics
US7601651B2 (en) * 2006-03-31 2009-10-13 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US7780865B2 (en) * 2006-03-31 2010-08-24 Applied Materials, Inc. Method to improve the step coverage and pattern loading for dielectric films
US7618889B2 (en) * 2006-07-18 2009-11-17 Applied Materials, Inc. Dual damascene fabrication with low k materials
US20080124924A1 (en) * 2006-07-18 2008-05-29 Applied Materials, Inc. Scheme for copper filling in vias and trenches
US7675162B2 (en) * 2006-10-03 2010-03-09 Innovative Micro Technology Interconnect structure using through wafer vias and method of fabrication
CN102339741B (zh) * 2010-07-22 2013-09-18 中芯国际集成电路制造(上海)有限公司 化学机械研磨方法
TWI503936B (zh) * 2013-02-07 2015-10-11 矽品精密工業股份有限公司 封裝結構之連線構件及其製法
US9679803B2 (en) 2014-01-13 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming different patterns in a semiconductor structure using a single mask
US10936756B2 (en) * 2017-01-20 2021-03-02 Northrop Grumman Systems Corporation Methodology for forming a resistive element in a superconducting structure
US10770395B2 (en) 2018-11-01 2020-09-08 International Business Machines Corporation Silicon carbide and silicon nitride interconnects
KR20220086548A (ko) * 2019-06-18 2022-06-23 더 리서치 파운데이션 포 더 스테이트 유니버시티 오브 뉴욕 포토닉스 구조 도전성 광 경로 제조
US11152299B2 (en) 2020-03-03 2021-10-19 International Business Machines Corporation Hybrid selective dielectric deposition for aligned via integration

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2663784B1 (fr) 1990-06-26 1997-01-31 Commissariat Energie Atomique Procede de realisation d'un etage d'un circuit integre.
US5439780A (en) * 1992-04-29 1995-08-08 At&T Corp. Energy sensitive materials and methods for their use
US5739579A (en) 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
US5651855A (en) 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
JPH06140518A (ja) * 1992-10-26 1994-05-20 Nippon Steel Corp 半導体装置の製造方法
JP3297220B2 (ja) 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JPH08139194A (ja) 1994-04-28 1996-05-31 Texas Instr Inc <Ti> 半導体デバイス上に電気接続を作製する方法および該方法により作製された電気接続を有する半導体デバイス
EP0697723A3 (en) * 1994-08-15 1997-04-16 Ibm Method of metallizing an insulating layer
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5705430A (en) * 1995-06-07 1998-01-06 Advanced Micro Devices, Inc. Dual damascene with a sacrificial via fill
US5614765A (en) * 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
US5691238A (en) 1995-06-07 1997-11-25 Advanced Micro Devices, Inc. Subtractive dual damascene
US5759911A (en) 1995-08-22 1998-06-02 International Business Machines Corporation Self-aligned metallurgy
JP3465444B2 (ja) * 1995-10-13 2003-11-10 ソニー株式会社 プラズマエッチング方法
US5702982A (en) * 1996-03-28 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits
US5741626A (en) 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
KR100215846B1 (ko) 1996-05-16 1999-08-16 구본준 반도체장치의 배선형성방법
US5726100A (en) 1996-06-27 1998-03-10 Micron Technology, Inc. Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask
JP3997494B2 (ja) * 1996-09-17 2007-10-24 ソニー株式会社 半導体装置
JP3399252B2 (ja) * 1996-10-03 2003-04-21 ソニー株式会社 半導体装置の製造方法
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6114216A (en) * 1996-11-13 2000-09-05 Applied Materials, Inc. Methods for shallow trench isolation
US6537905B1 (en) 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6143646A (en) 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
EP0911697A3 (en) 1997-10-22 1999-09-15 Interuniversitair Microelektronica Centrum Vzw A fluorinated hard mask for micropatterning of polymers
JP3309783B2 (ja) * 1997-10-31 2002-07-29 日本電気株式会社 半導体装置の製造方法
US6204168B1 (en) * 1998-02-02 2001-03-20 Applied Materials, Inc. Damascene structure fabricated using a layer of silicon-based photoresist material
US6197696B1 (en) * 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
US6127263A (en) 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6391771B1 (en) 1998-07-23 2002-05-21 Applied Materials, Inc. Integrated circuit interconnect lines having sidewall layers
US6017817A (en) 1999-05-10 2000-01-25 United Microelectronics Corp. Method of fabricating dual damascene
US6133144A (en) 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2449822B (en) * 2006-03-20 2011-08-31 Kyoung Won Kim Functional metallicity ion band
KR20180083357A (ko) * 2015-12-08 2018-07-20 노스롭 그루먼 시스템즈 코포레이션 초전도체 디바이스들을 위한 비-산화물 기반 유전체들
US10763419B2 (en) 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
US10985059B2 (en) 2018-11-01 2021-04-20 Northrop Grumman Systems Corporation Preclean and dielectric deposition methodology for superconductor interconnect fabrication

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