KR20180083357A - 초전도체 디바이스들을 위한 비-산화물 기반 유전체들 - Google Patents
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- 239000003989 dielectric material Substances 0.000 title description 14
- 239000002887 superconductor Substances 0.000 title description 10
- 239000000463 material Substances 0.000 claims abstract description 92
- 238000000034 method Methods 0.000 claims abstract description 64
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 59
- 238000000151 deposition Methods 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 16
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 24
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 19
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 8
- 229910052758 niobium Inorganic materials 0.000 claims description 7
- 239000010955 niobium Substances 0.000 claims description 7
- 230000001678 irradiating effect Effects 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 131
- 230000008569 process Effects 0.000 description 17
- 238000004519 manufacturing process Methods 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- -1 fluorine ions Chemical class 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53285—Conductive materials containing superconducting materials
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76891—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by using superconducting materials
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
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- Manufacturing & Machinery (AREA)
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- Carbon And Carbon Compounds (AREA)
- Superconductors And Manufacturing Methods Therefor (AREA)
Abstract
초전도 디바이스를 형성하는 방법이 제공된다. 상기 방법은 기판 위에 비-산화물 기반 유전체층을 증착하는 단계, 상기 비-산화물 기반 유전체층 위에 포토레지스트 물질층(photoresist material layer)을 증착하는 단계, 상기 포토레지스트 물질층에 비아 패턴을 형성하기 위해 상기 포토레지스트 물질층을 조사하고 현상하는 단계 및 상기 비아 패턴에 기초하여 상기 비-산화물 기반 유전체층에 오프닝들(openings)을 형성하기 위해 상기 비-산화물 기반 유전체층을 식각하는 단계를 포함한다. 상기 방법은 상기 포토레지스트 물질층을 스트리핑하는 단계 및 초전도 컨택들의 세트를 형성하기 위해 상기 비-산화물 기반 유전체층 내의 상기 오프닝들을 초전도 물질로 충전(fill)하는 단계를 더 포함한다.
Description
본 발명은 일반적으로 초전도체들에 관한 것으로, 보다 상세하게는 비-산화물 기반 유전체를 활용하는 초전도 구조들 및 초전도 구조들을 만드는 방법에 관한 것이다.
본 출원은 2015년 12월 8일에 출원된 미국 특허출원 제14/962981호로부터의 우선권을 주장하며, 상기 미국 특허출원의 내용 전체가 참조로서 본 명세서에 포함된다.
초전도 회로들은 통신 신호 무결성(integrity) 또는 컴퓨팅 파워가 필요한 국가 보안 애플리케이션들에 상당한 향상을 제공할 것으로 기대되는 양자 컴퓨팅과 암호 애플리케이션들에 대해 제안된 주요한 기술들 중 하나이다. 초전도 회로들은 100켈빈(kelvin) 미만의 온도에서 작동된다. 초전도 디바이스들의 제조에 대한 노력은 주로 대학 또는 정부 연구소들에 국한되어 왔으며, 초전도 디바이스들의 대량 생산에 대해서는 거의 발표되지 않았다. 그러므로 이 연구소들 내에서 초전도 디바이스들을 제조하기 위해 이용되는 많은 방법들은 신속하고 지속적인 제조가 불가능한 공정들 또는 장비를 활용한다(utilize). 더욱이, 저온 공정에 대한 요구는 현재 초전도 디바이스들의 대량 생산에 대한 보다 중요한 장벽들 중 하나를 제공하고 있다.
초전도 전자 장치들이 더 널리 보급됨에 따라, CMOS(complementary metal oxide semiconductor) 공정에 이용(employ)되는 것과 같은 기술들을 활용하는 초전도 디바이스들의 대량 제조에 대한 관심이 생기고 있다. 로직 디바이스들 또는 메모리 디바이스들과 같은 초전도 상호 연결들(interconnects)을 활용하는 마이크로 전자 디바이스들은 CMOS 공정들과 같은 전통적인 반도체 제조와 비교하여 다른 공정 규격들(process specifications)을 가진다. 초전도 상호 연결들을 이용하는 디바이스들에 대해 CMOS 공정들을 이용하는 것에 대한 문제점들 중 하나는, 특정 초전도 물질들(materials)과 연관된 초전도 특성들이 초전도체의 미세구조 내의 산소 혼합(oxygen incorporation)에 민감하다는 것이다. 최근의 데이터는 초전도체로의 산소 확산은 온도에 매우 의존적임을 나타내며 전형적인 CMOS 공정 온도(예컨대, 400℃)는 테트라 에틸 오르토 실리케이트(tetra ethyl ortho silicate (TEOS))의 플라스마 분해에 의해 형성된 SiO2와 같은 산소를 포함하는 유전체들로부터의 산소 확산을 야기할 수 있다.
본 발명의 일 실시 예에서, 초전도 디바이스를 형성하는 방법이 제공된다. 상기 방법은 기판 위에 비-산화물 기반 유전체층을 증착하는 단계, 상기 비-산화물 기반 유전체층 위에 포토레지스트 물질층(photoresist material layer)을 증착하는 단계, 상기 포토레지스트 물질층에 비아 패턴을 형성하기 위해 상기 포토레지스트 물질층을 조사하고 현상하는 단계 및 상기 비아 패턴에 기초하여 상기 비-산화물 기반 유전체층에 오프닝들(openings)을 형성하기 위해 상기 비-산화물 기반 유전체층을 식각하는 단계를 포함한다. 상기 방법은 상기 포토레지스트 물질층을 스트리핑하는 단계 및 초전도 컨택들의 세트를 형성하기 위해 상기 비-산화물 기반 유전체층 내의 오프닝들을 초전도 물질로 충전(fill)하는 단계를 더 포함한다.
본 발명의 다른 실시 예에서, 초전도 디바이스를 형성하는 방법이 제공된다. 상기 방법은 기판 위에 비정질 탄화 규소(silicon carbide (SiC)) 기반 유전체층을 증착하는 단계, 상기 비정질 SiC 기반 유전체층 위에 포토레지스트 물질층을 증착하는 단계, 상기 포토레지스트 물질층 내에 비아 패턴을 형성하기 위해 상기 포토레지스트 물질층을 조사하고 현상하는 단계 및 상기 비아 패턴에 기초하여 상기 비정질 SiC 기반 유전체층 내에 오프닝들을 형성하기 위해 상기 비정질 SiC 기반 유전체층을 식각하는 단계를 포함한다. 상기 방법은 상기 포토레지스트 물질층을 스트리핑하는 단계 및 초전도 컨택들의 세트를 형성하기 위해 상기 비정질 SiC 기반 유전체층 내의 오프닝들을 나이오븀으로 충전하는 단계를 더 포함한다.
본 발명의 또 다른 실시 예에서, 기판 및 상기 기판 위에 놓이는 활성층을 포함하는 초전도 디바이스가 제공된다. 상기 디바이스는 상기 활성층 위에 놓이는 비-산화물 기반 유전체층을 더 포함한다. 상기 비-산화물 기반 유전체층은 상기 활성층에 전도적으로 결합되는 상기 비-산화물 기반 유전체층을 통해 연장하는 복수의 초전도 컨택들을 포함한다.
도 1은 초전도 디바이스 구조의 일례의 횡단면도를 나타낸다.
도 2는 제조 초기 단계에서의 초전도체 구조의 일례의 개략적인 횡단면도를 나타낸다.
도 3은 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 2의 구조의 개략적인 횡단면도를 나타낸다.
도 4는 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 3의 구조의 개략적인 횡단면도를 나타낸다.
도 5는 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 4의 구조의 개략적인 횡단면도를 나타낸다.
도 6은 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 5의 구조의 개략적인 횡단면도를 나타낸다.
도 7은 컨택 물질 충전 후 도 6의 구조의 개략적인 횡단면도를 나타낸다.
도 8은 화학적 기계적 연마를 거친 후 도 7의 구조의 개략적인 횡단면도를 나타낸다.
도 9는 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 8의 구조의 개략적인 횡단면도를 나타낸다.
도 10은 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 9의 구조의 개략적인 횡단면도를 나타낸다.
도 11은 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 10의 구조의 개략적인 횡단면도를 나타낸다.
도 12는 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 11의 구조의 개략적인 횡단면도를 나타낸다.
도 2는 제조 초기 단계에서의 초전도체 구조의 일례의 개략적인 횡단면도를 나타낸다.
도 3은 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 2의 구조의 개략적인 횡단면도를 나타낸다.
도 4는 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 3의 구조의 개략적인 횡단면도를 나타낸다.
도 5는 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 4의 구조의 개략적인 횡단면도를 나타낸다.
도 6은 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 5의 구조의 개략적인 횡단면도를 나타낸다.
도 7은 컨택 물질 충전 후 도 6의 구조의 개략적인 횡단면도를 나타낸다.
도 8은 화학적 기계적 연마를 거친 후 도 7의 구조의 개략적인 횡단면도를 나타낸다.
도 9는 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 8의 구조의 개략적인 횡단면도를 나타낸다.
도 10은 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 9의 구조의 개략적인 횡단면도를 나타낸다.
도 11은 포토레지스트 물질층이 증착되고 패터닝된 후 그리고 식각 공정을 거치는 동안 도 10의 구조의 개략적인 횡단면도를 나타낸다.
도 12는 식각 공정 후 그리고 상기 포토레지스트 물질층이 스트리핑된 후 도 11의 구조의 개략적인 횡단면도를 나타낸다.
본 발명은 초전도 구조(예컨대, 초전도체 집적 회로)의 제조에 비-산화물(non-oxide) 기반 유전체 물질(material)을 이용(employ)하는 것에 관한 것이다. 상기 비-산화물 기반 유전체 물질 ― 예컨대, 층간 절연막 필름들(interlayer dielectric films)에 이용되는 ― 은 초전도 물질들 ― 예컨대, 초전도체 구조에서 상호 연결들(interconnects)로서 이용되는 ― 로의 산소의 확산을 경감시킨다. 비-산화물 기반 유전체층(dielectric layer)은 또한 초전도 양자 간섭 디바이스들(superconducting quantum interference devices (SQUIDs))과 같은 초전도 디바이스들에 대한 제조 레벨에서 사용(use)될 수 있다. 초전도 물질들로의 산소의 확산은 초전도 물질의 초전도 특성들에 해로운 영향을 미친다.
본 실시 예들은 활성층(active layer) 위에 놓이는(overlying) 두 개의 유전체층들과 관련하여 설명된다. 그러나, 상호 연결 층들(interconnect layers)이 비-산화물 기반 유전체 물질을 이용하는 한, 디바이스 구조가 집적 초전도 회로의 형성에 있어서 많은 유전체층들과 활성층들을 이용할 수 있으며 활성층들을 서로에게 결합시키는 상호 연결들은 초전도 물질로 형성됨을 이해해야 할 것이다. 여기에서, 활성층은 상호 연결 층들이 아닌 초전도 디바이스 또는 회로 엘리먼트들을 지지하는 하나 이상의 층들으로서 정의된다. 실시 예들에 나타나듯이, 초전도 로직 디바이스들의 제조는 하나의 층에 한정되는 것이 아니라, 다수의 층들에 걸쳐 존재할 수 있음을 인식하여야 할 것이다. 더욱이, 비-산화물 기반 유전체들의 활용은 이러한 엘리먼트들을 임의의 층에 배치할 수 있는 더 많은 자유를 가능하게 한다.
도 1은 활성층들 사이의 상호 연결 층들에 대해 비-산화물 기반 유전체 물질을 활용하는 초전도 디바이스 구조(10)의 일부분의 횡단면도를 나타낸다. 초전도 디바이스 구조(10)는 기판(substrate; 12) 위에 놓이는 활성층(14)을 포함한다. 기판(12)은 실리콘, 유리 또는 다른 기판 물질로 형성될 수 있다. 활성층(14)은 그라운드층 또는 디바이스층일 수 있다. 제1비-산화물 기반 유전체층(16)은 활성층(14) 위에 놓이고, 제2비-산화물 기반 유전체층(24)은 제1비-산화물 기반 유전체층(16) 위에 놓인다. 제1비-산화물 기반 유전체층(16)과 제2비-산화물 기반 유전체층(24) 모두는 산화물 기반 유전체 물질들(예컨대, SiO2)의 낮은 유전 상수들과 가깝거나 혹은 비슷한 유전 상수를 가지도록, 실질적으로(substantially) 산소를 포함하지 않으며 6 미만(예컨대, 약 3.8 내지 약 5)의 유전 상수(K)를 가지는 물질로 형성된다. 예컨대, 이용될 수 있는 비-산화물 기반 유전체 물질은 약 4.5의 유전 상수를 가지는 비정질(amorphous) 탄화 규소(silicon carbide (SiC))일 수 있다. 비정질 SiC의 또 다른 이득은 상기 비정질 SiC가 일반적인 반도체 공정 기술들 ― 화학적 기계적 연마, 듀얼 다마신(damascene) 및 싱글 다마신 공정 기술들과 같은 ― 과 호환 가능하다는 것이다.
전도성 라인들의 제1세트(20)는 제1비-산화물 기반 유전체층(16)의 상부 표면으로부터 컨택들(contacts)의 제1세트(18)까지 연장된다. 컨택들의 제1세트(18)는 활성층(14)(예컨대, 활성층(14) 상의 다른 전도성 라인들, 컨택들 또는 액티브 디바이스들)까지 연장되고 활성층(14)(예컨대, 활성층(14) 상의 다른 전도성 라인들, 컨택들 또는 액티브 디바이스들)에 전도적으로 결합된다. 전도성 라인들의 제2세트(28)는 제2비-산화물 기반 유전체층(24)의 상부 표면으로부터 컨택들의 제2세트(26)까지 연장된다. 컨택들의 제2세트(26)는 제1비-산화물 기반 유전체층(16)의 전도성 라인들(20)까지 연장되고 전도성 라인들(20)과 전도적으로 결합된다. 제3전도성 라인(28)은 제2비-산화물 기반 유전체층(24)의 상부 표면으로부터 그리고 상기 상부 표면을 따라서 제2유전체층(24) 내의 중간 구역(intermediate area)으로 연장된다. 복수의 추가적인 활성층들과 상호 연결 층들은 제1비-산화물 기반 유전체층(16)과 제2비-산화물 기반 유전체층(24) 및 활성층(14)에 대해 설명된 방식과 동일한 방식으로 제2비-산화물 기반 유전체층(24) 위에 놓일 수 있다.
컨택들과 전도성 라인들 각각은 나이오븀(niobium), 티타늄(titanium), 알루미늄(aluminium) 등과 같은 산소 확산에 대해 민감한 초전도 특성을 가질 수 있는 초전도 물질로 형성된다. 그러므로, 디바이스 구조에서의 비-산화물 기반 유전체의 활용은, 초전도체들의 초전도 특성들에 영향을 미치는 종래의 산화물 기반 유전체들의 유전체 물질들 내의 산소(예컨대, 산소 확산)에 의해 야기되는 해로운 영향들을 경감시킨다.
도 2 내지 10으로 돌아와서, 도 1의 초전도 디바이스 내의 상호 연결들의 형성과 관련되어 제조가 설명된다. 본 실시 예는 하나의 활성층 위의(above) 두 개의 상호 연결 층들에 대하여 설명되나, 이 방법은 활성층들 사이의 두 개보다 훨씬 많은 상호 연결 층들 및 집적 회로 내의 활성층들 및 상호 연결 층들의 다양한 다른 구성들에 대해서도 이용될 수 있음을 인식하여야 할 것이다.
도 2는 제조 초기 단계에서의 초전도체 구조(50)를 나타낸다. 초전도체 구조(50)는 하부 기판(underlying substrate; 52) 위에 놓이는 활성층(54) ― 그라운드층 또는 디바이스층과 같은 ― 을 포함한다. 하부 기판(52)은, 예컨대, 활성층(54)과 그 다음에 놓여지는 층들에 대한 기계적 지지를 제공하는 실리콘 또는 유리 웨이퍼일 수 있다.
비-산화물 기반 유전체층(56)은 활성층(54) 위에(over) 형성된다. 비-산화물 기반 유전체층(56)을 상호 연결 층을 제공하기 위한 적합한 두께로 형성하기 위해 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD (Plasma Enhanced Chemical Vapor Deposition), HDPCVD(High Density Chemical Plasma Vapor Deposition), 스퍼터링(sputtering) 또는 스핀 온(spin on) 기술들과 같은 임의의 적합한 기술이 이용될 수 있다. 일례에서, 비-산화물 기반 유전체층(56)은 낮은 유전 상수 산화물 기반 유전체 물질와 가깝거나 비슷한 유전 상수를 가지도록, 6 미만(예컨대, 약 3.8 내지 약 5)의 유전 상수(K)를 가지는 비-산화물 기반 유전체로 형성될 수 있다. 비-산화물 기반 유전체 물질은 약 4.5의 유전 상수를 가지는 비정질 SiC일 수 있다.
다음으로, 도 3에 도시되어 있는 바와 같이, 포토레지스트 물질층(photoresist material layer; 58)은 구조를 커버하기 위해 도포(apply)되고, 그 후, 비아 패턴(via pattern)에 따라 포토레지스트 물질층(58) 내에 개방 영역들(open regions; 60)을 노출(expose)시키기 위해 패터닝(pattern)되고 현상(develop)된다. 포토레지스트 물질층(58)은 포토레지스트 물질층(58)을 패터닝하는 데 사용되는 방사선(radiation)의 파장에 대응하여 변화하는 두께를 가질 수 있다. 포토레지스트 물질층(58)은 스핀-코팅(coating) 또는 스핀 캐스팅(casting) 증착 기술들을 통해 제1비-산화물 기반 유전체층(56) 위에 형성될 수 있고, 오프닝들(openings; 60)을 형성하기 위해 선택적으로 조사(irrdiate)되고 현상된다.
도 3은 또한 포토레지스트 물질층(58) 내의 비아 패턴에 기초하여 제1비-산화물 기반 유전체층(56) 내에 연장된 오프닝들(도 4의 62)을 형성하기 위해 제1비-산화물 기반 유전체층(56) 상에 식각(110)(예컨대, 이방성 반응성 이온 식각(reactive ion etching (RIE)))을 수행하는 것을 나타낸다. 식각 단계(110)는 건식 식각일 수 있으며 밑에 놓여진 제1비-산화물 기반 유전체층(56)을 밑에 놓여진 활성층(54) 및 위에 놓여진 포토레지스트 물질층(58)보다 더 빠른 레이트로 선택적으로 식각하는 부식액(etchant)을 이용할 수 있다. 예컨대, 패터닝된 포토레지스트 물질층(58)의 마스크 패턴을 복제하고, 그렇게 함으로써 연장된 오프닝들(62)을 생성하기 위해, 제1비-산화물 기반 유전체층(56)은 평행 평판(parallel plate) RIE 장치 또는, 대안적으로, 전자 사이클로트론 공명(electron cyclotron resonance (ECR)) 플라스마 반응기와 같은 상업적으로 이용가능한(commercially available) 식각기 내에서 플라스마 가스(들) ― 본 명세서에서 플루오린(fluorine) 이온들을 포함하는 사불화탄소(carbon tetrafloride (CF4)) ― 를 이용하여 이방성으로 식각될 수 있다. 그 후에 포토레지스트 물질층(58)은 도 4에 도시된 구조가 되도록 스트리핑(stripe)(예컨대, O2 플라스마 내에서 에싱(ashing))된다.
다음으로, 도 5에 나타난 바와 같이, 다른 포토레지스트 물질층(64)은 구조를 커버하기 위해 도포되고, 그 다음에 트렌치(trench) 패턴에 따라 포토레지스트 물질층(64) 내에 개방 트렌치 영역들(66)을 노출시키기 위해 패터닝되고 현상된다. 도 5는 또한 포토레지스트 물질층(64) 내의 트렌치 패턴에 기초하여 제1비-산화물 기반 유전체층(56)내에 연장된 오프닝들(도 6의 68)을 형성하기 위해 제1비-산화물 기반 유전체층(56) 상에 식각(120)(예컨대, 이방성 반응성 이온 식각(reactive ion etching (RIE)))을 수행하는 것을 나타낸다. 그 후에 포토레지스트 물질층(64)은 도 6에 도시된 구조가 되도록 스트리핑(예컨대, O2 플라스마 내에서 에싱)된다.
다음으로, 상기 구조는 나이오븀과 같은 초전도 물질(70)을 비아들(62)과 트렌치들(68)에 증착하기 위해 컨택 물질 충전(fill)을 거쳐 도 7의 결과적인 구조를 형성한다. 상기 컨택 물질 충전은 표준 컨택 물질 증착을 이용하여 증착될 수 있다. 컨택 물질 충전의 증착 후에, 초전도 물질(70)은 화학적 기계적 연마(chemical mechanical polishing (CMP))를 통해 비-산화물 기반 유전체층(56)의 표면 레벨에 이르기까지(down to) 연마되어 도 8의 결과적인 구조를 제공한다. 그 다음에, 상기 결과적인 구조는 제1유전체층의 상부 표면으로부터 컨택들의 제1세트(72)까지 연장되는 전도성 라인들의 제1세트(74)를 포함한다. 컨택들의 제1세트(72)는 활성층(54)(예컨대, 활성층(54) 상의 다른 전도성 라인들, 컨택들 또는 액티브 디바이스들)까지 연장되고 활성층(54)(예컨대, 활성층(54) 상의 다른 전도성 라인들, 컨택들 또는 액티브 디바이스들)에 전도적으로 결합된다.
다음으로, 도 9에 나타난 바와 같이, 제2비-산화물 기반 유전체층(76)은 도 8의 구조 위에 형성된다. 포토레지스트 물질층(78)은 상기 구조를 커버하기 위해 도포되고, 그 후에 비아 패턴에 따라 포토레지스트 물질층(78)내의 개방 영역들(80)을 노출시키기 위해 패터닝되고 현상된다. 도 9는 또한 포토레지스트 물질층(78) 내의 비아 패턴에 기초하여 제2비-산화물 기반 유전체층(76)내에 연장된 오프닝들(도 10의 82)을 형성하기 위해 제2비-산화물 기반 유전체층(76) 상에 식각(130)을 수행하는 것을 나타낸다. 그 후에 포토레지스트 물질층(78)은 도 10에 나타난 구조가 되도록 스트리핑(예컨대, O2 플라스마 내에서 에싱)된다.
다음으로, 도 11에 나타난 바와 같이, 포토레지스트 물질층(84)은 구조를 커버하기 위해 도포되고, 그 다음 트렌치 패턴에 따라 포토레지스트 물질층(84) 내에 개방 트렌치 영역들(86)을 노출시키기 위해 패터닝되고 현상된다. 도 11은 또한 포토레지스트 물질층(84) 내의 트렌치 패턴에 기초하여 제2비-산화물 기반 유전체층(76)내에 연장된 오프닝들(도 12의 88)을 형성하기 위해 제2비-산화물 기반 유전체층(76) 상에 식각(140)(예컨대, 이방성 반응성 이온 식각(reactive ion etching (RIE)))을 수행하는 것을 나타낸다. 그 후에 포토레지스트 물질층(84)은 도 12에 나타난 구조가 되도록 스트리핑(예컨대, O2 플라스마 내에서 에싱)된다.
다음으로, 상기 구조는, 도 7의 설명에서 논의된 공정과 유사하게, 표준 컨택 물질 증착을 이용하여 나이오븀과 같은 초전도 물질을 비아들과 트렌치들에 증착하기 위해 컨택 물질 충전을 거친다. 컨택 물질 충전의 증착 후에, 상기 컨택 물질은 도 8의 설명에서 논의된 공정과 유사하게 화학적 기계적 연마(chemical mechanical polishing (CMP))를 통해 제2비-산화물 기반 유전체층(76)의 표면 레벨까지 연마된다. 결과적인 최종 구조는 도 1에 나타난 구조와 유사하게 제공된다. 서로 다른 활성층들로부터 액티브 디바이스들을 서로에 대하여 결합하기 위해 추가적인 상호 연결 층들의 형성을 반복하도록 추가적인 활성층들과 비-산화물 기반 유전체층들이 상기 구조 위에 형성될 수 있다.
위에서 설명한 것은 예시들이다. 물론, 본 발명을 설명하기 위해 컴포넌트들 또는 방법들의 모든 생각할 수 있는 조합을 설명하는 것은 불가능하나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의많은 추가적인 조합들과 치환들이 가능하다는 것을 인식할 것이다. 이에 따라, 본 발명은 첨부된 청구범위를 포함하는 이 출원의 범위에 속하는 모든 그러한 변화들, 변경들 및 변형들을 포함하는 것으로 의도된다.
Claims (20)
- 기판 위에 비-산화물 기반 유전체층을 증착하는 단계;
상기 비-산화물 기반 유전체층 위에 포토레지스트 물질층(photoresist material layer)을 증착하는 단계;
상기 포토레지스트 물질층에 비아 패턴을 형성하기 위해 상기 포토레지스트 물질층을 조사하고 현상하는 단계;
상기 비아 패턴에 기초하여 상기 비-산화물 기반 유전체층에 오프닝들(openings)을 형성하기 위해 상기 비-산화물 기반 유전체층을 식각하는 단계;
상기 포토레지스트 물질층을 스트리핑하는 단계; 및
초전도 컨택들의 세트를 형성하기 위해 상기 비-산화물 기반 유전체층 내의 상기 오프닝들을 초전도 물질로 충전(fill)하는 단계를 포함하는,
초전도 디바이스를 형성하는 방법. - 제1항에 있어서,
상기 비-산화물 기반 유전체층을 형성하는 물질은 6 미만의 유전 상수를 가지는,
초전도 디바이스를 형성하는 방법. - 제2항에 있어서,
상기 비-산화물 기반 유전체층을 형성하는 물질은 약 3.8 내지 약 5의 유전 상수를 가지는,
초전도 디바이스를 형성하는 방법. - 제3항에 있어서,
상기 비-산화물 기반 유전체층을 형성하는 물질은 비정질 탄화 규소(silicon carbide (SiC))인,
초전도 디바이스를 형성하는 방법. - 제1항에 있어서,
상기 초전도 물질은 나이오븀(niobium)인,
초전도 디바이스를 형성하는 방법. - 제1항에 있어서,
상기 비-산화물 기반 유전체층의 상부 표면에 이르기까지 상기 초전도 물질에 대해 화학적 기계적 연마(chemical mechanical polish (CMP))를 수행하는 단계를 더 포함하는,
초전도 디바이스를 형성하는 방법. - 제1항에 있어서, 상기 기판 위에 상기 비-산화물 기반 유전체층을 증착하는 단계는,
상기 기판 위에 놓이는 활성층 위에 상기 비-산화물 기반 유전체층을 증착하는 단계를 포함하는,
초전도 디바이스를 형성하는 방법. - 제7항에 있어서,
상기 비-산화물 기반 유전체층 위에 복수의 추가적인 활성층들과 비-산화물 기반 유전체층들을 증착하는 단계; 및
상기 복수의 추가적인 활성층들 상의 액티브 디바이스들 사이의 연결들(connections)을 형성하기 위해 상기 비-산화물 기반 유전체층들을 통해 일련의 초전도 상호 연결들(interconnects)을 형성하는 단계를 더 포함하는,
초전도 디바이스를 형성하는 방법. - 제1항에 있어서,
상기 비-산화물 기반 유전체층 위에 제2포토레지스트 물질층을 증착하는 단계;
상기 비아 패턴 위에 놓이는 상기 제2포토레지스트 물질층에 트렌치 패턴을 형성하기 위해 상기 제2포토레지스트 물질층을 조사하고 현상하는 단계;
상기 트렌치 패턴에 기초하여 상기 비-산화물 기반 유전체층에 트렌치 오프닝들을 형성하기 위해 상기 비-산화물 기반 유전체층을 식각하는 단계; 및
상기 제2포토레지스트 물질층을 스트리핑하는 단계를 더 포함하고,
상기 비-산화물 기반 유전체층 내의 상기 오프닝들을 상기 초전도 물질로 충전하는 단계는 상기 초전도 컨택들의 세트 및 상기 초전도 컨택들의 세트 위에 놓이는 전도성 라인들 모두를 형성하는,
초전도 디바이스를 형성하는 방법. - 제9항에 있어서,
상기 비-산화물 기반 유전체층 위에 제2비-산화물 기반 유전체층을 증착하는 단계;
상기 제2비-산화물 기반 유전체층 위에 상기 제2포토레지스트 물질층을 증착하는 단계;
상기 제2포토레지스트 물질층에 비아 패턴을 형성하기 위해 상기 제2포토레지스트 물질층을 조사하고 현상하는 단계;
상기 비아 패턴에 기초하여 상기 제2비-산화물 기반 유전체층에 오프닝들을 형성하기 위해 상기 제2비-산화물 기반 유전체층을 식각하는 단계;
상기 제2포토레지스트 물질층을 스트리핑하는 단계; 및
초전도 컨택들의 제2세트를 형성하기 위해 상기 제2비-산화물 기반 유전체층 내의 상기 오프닝들을 초전도 물질로 충전하는 단계를 더 포함하는,
초전도 디바이스를 형성하는 방법. - 기판 위에 비정질 탄화 규소(silicon carbide (SiC)) 기반 유전체층을 증착하는 단계;
상기 비정질 SiC 기반 유전체층 위에 포토레지스트 물질층을 증착하는 단계;
상기 포토레지스트 물질층에 비아 패턴을 형성하기 위해 상기 포토레지스트 물질층을 조사하고 현상하는 단계;
상기 비아 패턴에 기초하여 상기 비정질 SiC 기반 유전체층에 오프닝들을 형성하기 위해 상기 비정질 SiC 기반 유전체층을 식각하는 단계;
상기 포토레지스트 물질층을 스트리핑하는 단계; 및
초전도 컨택들의 세트를 형성하기 위해 상기 비정질 SiC 기반 유전체층 내의 상기 오프닝들을 나이오븀으로 충전하는 단계를 포함하는,
초전도 디바이스를 형성하는 방법. - 제11항에 있어서,
상기 기판 위에 상기 비정질 SiC 기반 유전체층을 증착하는 단계는 상기 기판 위에 놓이는 활성층 위에 상기 비정질 SiC 기반 유전체층을 증착하는 단계를 포함하고,
상기 방법은 복수의 추가적인 활성층들 상의 액티브 디바이스들 사이의 일련의 상호 연결들을 형성하기 위해 상기 비정질 SiC 기반 유전체층 위에 상기 복수의 추가적인 활성층들과 비정질 SiC 기반 유전체층들을 증착하는 단계를 더 포함하는,
초전도 디바이스를 형성하는 방법. - 제11항에 있어서,
상기 비정질 SiC 기반 유전체층 위에 제2포토레지스트 물질층을 증착하는 단계;
상기 비아 패턴 위에 놓이는 상기 제2포토레지스트 물질층에 트렌치 패턴을 형성하기 위해 상기 제2포토레지스트 물질층을 조사하고 현상하는 단계;
비아 오프닝들 위에 놓이는 트렌치들을 포함하는 상기 트렌치 패턴에 기초하여 상기 비정질 SiC 기반 유전체층에 트렌치 오프닝들을 형성하기 위해 상기 비정질 SiC 기반 유전체층을 식각하는 단계; 및
상기 제2포토레지스트 물질층을 스트리핑하는 단계를 더 포함하고,
상기 비정질 SiC 기반 유전체층 내의 상기 오프닝들을 상기 나이오븀으로 충전하는 단계는 상기 초전도 컨택들의 세트 및 상기 초전도 컨택들의 세트 위에 놓이는 전도성 라인들 모두를 형성하는,
초전도 디바이스를 형성하는 방법. - 기판;
상기 기판 위에 놓이는 활성층; 및
상기 활성층 위에 놓이는 비-산화물 기반 유전체층을 포함하고,
상기 비-산화물 기반 유전체층은 상기 활성층에 전도적으로 결합되는 상기 비-산화물 기반 유전체층을 통해 연장하는 복수의 초전도 컨택들을 포함하는,
초전도 디바이스. - 제14항에 있어서,
상기 비-산화물 기반 유전체층을 형성하는 물질은 6 미만의 유전 상수를 가지는,
초전도 디바이스. - 제15항에 있어서,
상기 비-산화물 기반 유전체층을 형성하는 물질은 약 3.8 내지 약 5의 유전 상수를 가지는,
초전도 디바이스. - 제16항에 있어서,
상기 비-산화물 기반 유전체층을 형성하는 물질은 비정질 탄화 규소(silicon carbide (SiC))인,
초전도 디바이스. - 제17항에 있어서,
상기 초전도 물질은 나이오븀인,
초전도 디바이스. - 제14항에 있어서,
복수의 전도성 라인들을 더 포함하고,
상기 복수의 전도성 라인들 각각은 상기 복수의 초전도 컨택들의 각 초전도 컨택 위에 놓이는,
초전도 디바이스. - 제14항에 있어서,
복수의 추가 활성층들 상의 액티브 디바이스들 사이의 일련의 상호 연결들을 형성하기 위해 상기 비-산화물 기반 유전체층 위에 있는 상기 복수의 추가 활성층들과 비-산화물 기반 유전체층들을 더 포함하는,
초전도 디바이스.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/962,981 US9653398B1 (en) | 2015-12-08 | 2015-12-08 | Non-oxide based dielectrics for superconductor devices |
| US14/962,981 | 2015-12-08 | ||
| PCT/US2016/057178 WO2017099886A1 (en) | 2015-12-08 | 2016-10-14 | Non-oxide based dielectrics for superconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180083357A true KR20180083357A (ko) | 2018-07-20 |
| KR102139460B1 KR102139460B1 (ko) | 2020-07-30 |
Family
ID=57178584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187016289A KR102139460B1 (ko) | 2015-12-08 | 2016-10-14 | 초전도체 디바이스들을 위한 비-산화물 기반 유전체들 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9653398B1 (ko) |
| EP (1) | EP3387681B1 (ko) |
| JP (1) | JP6633754B2 (ko) |
| KR (1) | KR102139460B1 (ko) |
| AU (1) | AU2016365632B2 (ko) |
| CA (1) | CA3006284C (ko) |
| WO (1) | WO2017099886A1 (ko) |
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- 2016-10-14 EP EP16784760.7A patent/EP3387681B1/en active Active
- 2016-10-14 CA CA3006284A patent/CA3006284C/en active Active
- 2016-10-14 JP JP2018527930A patent/JP6633754B2/ja active Active
- 2016-10-14 AU AU2016365632A patent/AU2016365632B2/en active Active
- 2016-10-14 WO PCT/US2016/057178 patent/WO2017099886A1/en active Application Filing
- 2016-10-14 KR KR1020187016289A patent/KR102139460B1/ko active IP Right Grant
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Also Published As
| Publication number | Publication date |
|---|---|
| CA3006284C (en) | 2021-04-06 |
| US20170162513A1 (en) | 2017-06-08 |
| EP3387681B1 (en) | 2021-12-01 |
| JP6633754B2 (ja) | 2020-01-22 |
| US9653398B1 (en) | 2017-05-16 |
| WO2017099886A1 (en) | 2017-06-15 |
| CA3006284A1 (en) | 2017-06-15 |
| EP3387681A1 (en) | 2018-10-17 |
| KR102139460B1 (ko) | 2020-07-30 |
| AU2016365632A1 (en) | 2018-06-14 |
| JP2019504480A (ja) | 2019-02-14 |
| AU2016365632B2 (en) | 2019-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |