JPH08504046A - 浮動小数点２進数を２進形式における対数に変換しまたはその逆変換をするための装置 - Google Patents

Abstract

(57)【要約】 本発明は浮動小数点２進数を固定小数点２進形式における対数に変換し、またはその逆変換をするための装置に関する。これは、浮動小数点２進数の変換の場合には、本発明が、浮動小数点数が記憶される入力レジスタと、計算された対数に対する出力レジスタと、入力レジスタからの浮動小数点数の指数を出力レジスタに送る装置とを有し、出力レジスタにおいて指数が対数の指数部を形成するようにし、さらに、入力レジスタからの浮動小数点数の仮数部の小数部を加算器に送ると同時に、付加部を形成する１つまたはそれ以上の部分回路に送る装置と、付加部を加算器に送る装置とを有し、加算器が浮動小数点数の仮数部の小数部と付加部との和をとるようにし、さらに、加算器からの和を出力レジスタに送る装置を有し、出力レジスタにおいてその和が２進形式における対数の小数部を形成するようにすることによってなされる。対数からの変換が同様の方法でかつ同一の構成要素を用いて実行される。

Description

【発明の詳細な説明】 浮動小数点２進数を２進形式における対数に変換し またはその逆変換をするための装置 本発明は、浮動小数点２進数を２進形式における対数に変換し、またはその逆 変換をするための装置に関する。 レーダーシステム設計においては、最近、ディジタル信号処理を可能な限りア ンテナに近接するように動かすことが流行している。これには２つの理由がある 。第１の理由は、システムが妨害信号（妨害）の影響を受けにくくなること、第 ２の理由は、ディジタル回路がそれに対応するアナログ回路よりも安価なことで ある。 レーダー、ラジオおよび電話等のシステムに対するディジタル信号処理は、か なり高いダイナミックレンジを必要とするが、しばしは、より制限された相対精 度を許容し得る。それ故、用いられるビットの個数を減少せしめ、そしてこれを 対数への変換に基づいて行う方法は興味あるものである。対数への変換の主たる 利益は、乗除演算が加減演算に変換され、累乗および累乗根の演算が簡単な桁送 りに変換されてしまうという事実にある。 対数への変換を実行するための最も一般的な方法は、ルックアップテーブルに 基づいている。読み出し専用メモリ（ＲＯＭ）がテーブルとして使用され得るが 、これらは大きなものとなり、問題のシステムに対してあまりにも大きな遅延を 生じさせてしまう。 アナログ信号を対数的な信号に変換するための別の方法が、レーダーハンドブ ック（Radar Handbook）、第２版、エム．スコルニク（M．Skolnik）編、１９９ ０年発行、マグロウヒル社（McGraw-Hill）、第３．２８〜３．３０頁に記載さ れている。 浮動小数点２進数は、 （符号）×（仮数部）×２^(指数) の形式を有している。ここで、仮数部および指数は、以下の計算において、定め られた個数のビットからなる。 指数は２進数の最上位ビット（ＭＳＢ）の位置によって決定される。仮数部は 、小数部として、ＭＳＢの後に続く残りのビットからなる。以下において、符号 なし数のみについて考察するが、この方法を符号つき数に拡張することは困難な ことではなく、当業者にとって極めて容易なことである。 例： ２進数 ０１０１１１０１１０ 位置 ９８７６５４３２１０ ＭＳＢは位置８にあり、これは指数８_dec＝１０００_binを与える。仮数部は１ ．０１１１０１１０_binである。 対数は、整数部すなわち指数部と、小数部すなわち仮数部とからなっている。 それ故、以下の計算においては、指数部および仮数部はともに定められた個数の ビットからなる。 周知の線型近似法は、浮動小数点２進数と固定小数点２進形式における対数と の間における類似性に基づいている（図１を参照）。すなわち、浮動小数点２進 数の指数と２進形式における対数の整数部は互いに等しい。さらに、浮動小数点 ２進数の仮数部の小数部は２進形式における対数の仮数部の近似として用いるこ とができる。 例： 図２は、２進形式における対数²log（ｘ）と、周知の方法を用いた 場合に得られる線型近似のグラフである。この近似は、ｘ＝２ⁿを満たす点にお いてのみ真の値を与えることに注意されたい。さらには、明らかに、対数の整数 部の近似は常に正しい値をもっているのに対し、小数部は常に真の値より小さい かまたはそれに等しくなっている。この周知の近似法によれば近似は常に真の値 より小さいかまたはこれに等しくなるので、この近似法は演算にはあまり適して いない。 本発明は、後者の方法に基づいており、そしてそれを改良し、エラーを減少せ しめ、入力システム定数が適当に選択されたとき、このエラーを望まれた真の値 の両側に概して平等に分配することを意味する。これは、請求の範囲の独立形式 請求項に記載された発明を構成することによってなされる。さらには、本発明は 、特に好ましい実施例において、ディジタルＶＬＳＩ回路上に構成され得る。 以下、添付図面を参照して本発明を詳細に説明する。ここに、 図１は、浮動小数点２進数から２進形式における対数への変換がいかにして実 行されるかを原理的に示した図である。 図２は、関数f(x)＝²log(x)と、この関数の周知の線型近似のグラフである。 図３は、浮動小数点２進数の仮数部から対数の改良された近似の小数部への変 換が、付加部を並列に用いていかになされるかに関する本発明の原理を示した図 である。 図４は、浮動小数点２進数の仮数部から対数の改良された近似の小数部への変 換が、付加部を直列に用いていかになされるかに関する本発明の原理を示した図 である。 図５は、図３、図４、図１１および図１２に従って付加部を計算する本発明に よる部分回路の原理を示した図である。 図６は、１つの付加部および定数０．２５_decが用いられた時の、 浮動小数点２進数から２進形式における対数への変換を実行する本発明による１ 実施例を示した図である。 図７は、１つの付加部および定数０．２５_decが用いられた時の関数f(x)＝²lo g(x)とこの関数の本発明による近似のグラフである。 図８は、本発明にしたがって、Ａ＝²log(x)√（Ｉ²＋Ｑ²）を計算する場合の 簡単なフローチャートである。 図９は、図８の計算においてエラーがどのようにして分配されたかを示した図 である。 図１０は、２進形式における真の対数または当該対数の改良された近似から浮 動小数点２進数への変換がどのようにしてなされるかを原理的に示した図である 。 図１１は、２進形式における対数の仮数部から浮動小数点２進数の仮数部への 変換が、付加部を並列に用いていかになされるかに関する本発明の原理を示した 図である。 図１２は、２進形式における対数の仮数部から浮動小数点２進数の仮数部への 変換が、付加部を直列に用いていかになされるかに関する本発明の原理を示した 図である。 図１３は、１つの付加部および定数＝−０．２５_decが用いられた時の、２進 形式における対数から浮動小数点２進数への変換を行う本発明による１実施例を 示した図である。 図２を見れば、周知の近似における整数部は常に正しい値を有しているので、 改良が必要なのは小数部であることがわかる。これは、さらなる線型近似の形式 において１つまたはそれ以上の付加部Ｔを加えることによってなされ得る（図３ および図４を参照）。 図２に示したように、もし鋸歯に類似の関数が近似に加えられるならば、真の 値に対するエラーはかなり減少せしめられ得る。本発明はこのアイデアを用いる ものである。小数部が０から１に移行す る（すなわち、整数部がｎからｎ＋１に増大する）間の対数の周知の近似を観察 すれば、必要な鋸歯関数は小数部における最上位ビットに多数個のＸＯＲゲート を制御せしめることによって生成することが可能であることがわかる（図５を参 照）。ＸＯＲゲートに対する入力信号は、小数部における残りのビットである。 これは、対数の周知の近似の小数部における最上位ビットが１であるとき、小数 部における残りのビットが反転せしめられることを意味する。このアイデアの具 体的な実行を、以下においてさらに紹介する。 まず最初、このアイデアを、次のようにより数学的な形式において紹介する。 鋸歯関数ｓ_nが、 ここで、 によって周知の近似の小数部ｘ_fから生成される。 鋸歯関数はその後、１つまたはそれ以上の付加部と元の線型近似との和が対数 の真の値にできる限り近づくようにすべく、係数Ｃ_n を乗じられる。この方法によって生成された対数の近似の精度は、用いられる鋸 歯関数の形状における付加部の個数によって、並びに係数がいかにうまく選ばれ るかによって決定される。 本発明による改良された対数の近似²log_ap(X)に対する一般式を以下に示す。 ２進形式における対数の周知の近似は²log_ex(x)と呼ばれ、その整数部はｘ_i、小 数部はｘ_fと呼ばれる。 ²log_ex(x)＝ｘ_i＋ｘ_f 上の式の逆、すなわち、固定小数点２進形式における対数から浮動小数点２進 数への逆対数関数の形式での変換が同様にして実行される。真の対数、場合によ っては最初の計算によって改良された対数の近似から鋸歯関数の形式の１つまた はそれ以上の「付加部」が引き算され、図２に示した対数の周知の簡単な線型近 似が得られる。さらに、この周知の近似の整数部から浮動小数点２進数の指数へ の逆変換、およびこの周知の近似の小数部から浮動小数点２進数の仮数部の小数 部への逆変換が可能である。そして、小数部は整数１を補われた後、浮動小数点 ２進数の仮数部の完全な表現となる。 鋸歯関数ａ_nは、 ここで、 により、小数部、仮数部、正しい対数のlog_f(x)、または本発明によって計算さ れた改良された対数から生成される。 逆対数の小数部ｘ_fの本発明による改良された近似antilog _ap(x)は次のように なる。 antilog _ap(x)＝（1.0＋ｘ_f）・２^xi ｓ_nおよびａ_nに対する式から明らかなように、同一の係数Ｃ_n が用いられ得る。 本発明の大きな長所は、アプリケーション特定集積回路（Application Specif ic Integrated Circuit）、すなわちＡＳＩＣの形式においてハードウェア内に 容易に移され得ることである。このディジタル回路は、同じアプリケーシヨンに 対して前に知られた回路よりもより小さく（より簡単な構造をもち）、より高速 かつ正確に演算できるように改良されていく。その構成は、レジスタ、ＸＯＲゲ ート、乗算器および加算器からなり得る。 最初から、浮動小数点数の指数および仮数部は、レジスタ内に置かれている（ 図１を参照）。指数はここから、変換後の対数の改良された近似を記憶すべく設 計されたレジスタに送られ、この近似の整数部としてこのレジスタに直接記憶さ れる。浮動小数点数の仮数部の小数部は、加算器に直接送られると同時に、付加 部１、２、３、・・・・・・を形成する１つまたはそれ以上の部分回路に送られる。第 １の部分回路には、小数部のすべてのビットが送られ、第２の部分回路には、ビ ット数２とそれに続く小数部のビットが送られ、第３の部分回路には、ビット数 ３とそれに続く小数部のビットが送られる等々。 図３には、いかにしてこれらの付加部が並列に足し合わされるかを、図４には 、いかにしてこれらの付加部が直列に足し合わされるかをそれぞれ示した。通常 は、付加部の並列加算を実行するのが適切である。 これらの部分回路は、多数個のＸＯＲゲートからなっている（図５を参照）。 これらのＸＯＲゲートの入力の１つには、各部分回路に送られたビットのうちの 最上位ビットが送られ、各ＸＯＲゲートのそれ以外の入力にはそれに続く小数部 のビットが送られる。これは、最上位ビットが１であるときはそれに続くビット が反転され、 最上位ビットが０であるときはそれに続くビットは変化せしめられないことを意 味する。 ＸＯＲゲートからの出力は、適当な基準化因子、すなわち定数Ｃ₁、Ｃ₂、・・・・・・ 、を乗じられ、それによってエラーが最小にされる。これは、図５に示したよ うに、乗算器における乗算によってなされる。 加算器において、浮動小数点仮数部の小数部が付加部に足し合わされ、このと き、永久的な０が非接続入力に設定され、そしてＣＩＮ（桁上げ（carry-in）） は０となる。０に設定されるべきＣＩＮに対するバックグラウンドは、もし鋸歯 関数の第２のフランクが幾分下向きになるならば、近似が改良されることが明ら かであるということである。これを実行するための簡単な方法は、ＣＩＮを正常 な１の代わりに０に設定することである。 加算の結果は、変換後の対数の改良された近似を記憶するレジスタに送られ、 そしてここで、それはこの近似の小数部を形成する。 実際の必要のためにただ一つの付加部のみが必要とされること、もし定数が０ ．２５_decに選ばれるならばエラーは非常に小さくなることは明らかである。こ れは非常に幸運なことである。なぜなら、これは、０．２５_decが０．０１_binに 等しい時に、付加部の加算器への入力の２段階の桁送りに対応しているからであ る（図６を参照）。この場合、いかなる特別の乗算器も必要とされず、乗算は回 路のルーティングにおいてなされ得る。同様にして、別の定数が２の偶数巾乗で ある場合において、乗算はこれらの定数に対するルーティングにおいて実行され る。したがって、これらすべての場合において回路はより小さくなる。 図７は、１つの付加部および定数＝０．２５_decを用いた場合の、²log(x) と 本発明によって得られた改良された近似のグラフである。 図７と図２を直接比較することによって、本発明による改良された変換法が従来 法よりはるかに優れていることがわかる。 本発明による変換法は、また、通常のレーダーアルゴリズムのシミュレート計 算によってテストされた。このレーダーアルゴリズムは、振幅 Ａ＝²log√（Ｉ²＋Ｑ²） の実部Ｉおよび虚部Ｑから振幅Ａを計算するものである。 プロセッサへの入力信号およびプロセッサからの出力信号は、しれぞれ１１ビ ットおよび８ビットである。 図８は、この計算を実行するための簡単なフロー図を示したものである。入力 信号ＩおよびＱは既に浮動小数点形式を有している。指数は４ビットを使用し、 （符号なし）仮数部は７ビットを使用する。第１のブロックＦＬＣにおいて、浮 動小数点の数値が本発明による方法に従って対数形式に変換される。その後、自 乗演算が、対数形式における簡単な桁送りとして実行される。第２のブロックＦ ＬＣにおいて、対数は、次の演算ステップが加算の場合には、浮動小数点形式に 再変換される。加算の後、ＦＬＣブロックにおいて対数形式への変換がもう一度 実行される。このとき、平方根が簡単な桁送りとして計算される。対数出力の整 数部および小数部はともに４ビットを使用する。 シミュレーションは、複素平面の第１象限内にある４００，０００個の異なる 複素数を用いて実行された。上述の手順に従って実行された計算の結果は、正確 に計算され、丸められた振幅値と比較された。図９にはエラーの分布を示した。 図９から明らかなように、本発明による計算は対数の仮数部における１ビットよ り大きなエラーを生じさせることがなく、約８０％の場合においてエラーは全く 生じなかった。さらに、生じたエラーは真の値の両側に相対的に 均等に分割されていることがわかる。 次に、逆変換、すなわち固定小数点２進形式における対数から浮動小数点２進 数への変換について考察する。回路は原則的に上述のものと同一である。 始めから、対数の指数部および仮数部がレジスタ内におかれる（図１０を参照 ）。指数部すなわち整数部は、ここから、変換後の浮動小数点数を記憶すべく設 計されたレジスタに送られ、そしてこのレジスタ内に直接、その指数として記憶 される。対数の仮数部は、図１１および図１２に示したように、加算器に直接送 られると同時に、付加部１，２，３，・・・・・・、を形成する１つまたはそれ以上の 部分回路に送られる。第１の部分回路には、小数部のすべてのビットが送られ、 第２の部分回路には、ビット数２と小数部のそれに続くビットが送られ、第３の 部分回路には、ビット数３と小数部のそれに続くビットが送られる等々。 図１１には、いかにして付加部が並列に足し合わされるかを、図１２には、い かにして付加部が直列に足し和されるかをそれぞれ示した。通常は、付加部の並 列加算を実行するのが適切である。 これらの部分回路は、浮動小数点数を対数に変換する際に使用される部分回路 （図５参照）と同一であり、多数個のＸＯＲゲートからなっている。これらのＸ ＯＲゲートの入力の１つには、各部分回路に送られるビットの最上位ビットが送 られ、各ＸＯＲゲートのそれ以外の入力には、小数部のそれに続くビットが送ら れる。これは、最上位ビットが１であるときはそれに続くビットは反転せしめら れ、最上位ビットが０であるときにはそれに続くビットは変化せしめられないこ とを意味する。 ＸＯＲゲートからの出力は適当な基準化因子、すなわち定数Ｃ₁、Ｃ₂、・・・・・・ 、を乗じられ、それによってエラーが最小にされる。 この場合、これらの定数は負であることに注意されたい。これは、図５に示した ように、乗算器における乗算によって実行され得る。 加算器において、生じる浮動小数点２進数の整数１（２進数の最上位ビット） である最初の１が、真の対数またはその改良された近似の小数部、および種々の 付加部（負の符号をもつ）に足し合わされる。このとき、永久的な１が非接続入 力におかれ、そしてＣＩＮ（桁上げ（carry-in））は１となる。１に設定される べきＣＩＮに対するバックグラウンドは、もし鋸歯関数の第２のフランクが幾分 上向きにされるならば近似は少し改良されることが自明であるということである 。 加算の結果は、変換後の浮動小数点数を記憶するレジスタに送られ、そしてこ こで、それは浮動小数点数の仮数部を形成する。 実際の必要のために、しばしば、ただ一つの付加部のみが必要とされ、また、 定数が−０．２５_decに選ばれるならばエラーは極めて小さくなる。これは非常 に幸運なことである。なぜなら、これは、０．２５_decが０．０１_binに等しいと きは、付加部の加算器への入力の２段階の桁送りに対応しているからである（図 １３を参照）。この場合、いかなる特別の乗算器も必要とされず、乗算は回路の ルーティングにおいて実行され得る。同様にして、乗算は、別の定数が２の偶数 巾乗である場合には、これらの定数のルーティングにおいて実行され得る。した がって、これらのすべての場合において回路はより小さくなる。 定数の負の符号はここでは、インバータを用いて得られる。図１３には、最上 位ビットに対する接続中に配置されたインバータを示した。この場合、種々の付 加部が計算されるとき、ビットが部分回路内のすべてのＸＯＲゲートに送られる 。

Claims (1)

1. 【特許請求の範囲】 （１）浮動小数点２進数を２進形式における対数に変換する装置であって、 浮動小数点数が記憶される入力レジスタと、 計算された対数に対する出力レジスタと、 前記入力レジスタからの浮動小数点数の指数を前記出力レジスタに送る装置と を有し、前記出力レジスタにおいて前記指数は対数の指数部を直接形成するよう になっており、さらに、 前記入力レジスタから浮動小数点数の小数部を加算器に送ると同時に、付加部 を形成する１つまたはそれ以上の部分回路に送る装置と、 前記付加部を前記加算器に送る装置とを有し、前記加算器は浮動小数点数の仮 数部の小数部と前記付加部の和をとるようになっており、さらに、 前記加算器からの前記和を前記出力レジスタに送る装置を有し、前記出力レジ スタにおいて前記和が２進形式における対数の小数部を形成することを特徴とす る装置。 （２）前記加算器のＣＩＮが０に設定されることを特徴とする請求項１に記載の 装置。 （３）浮動小数点数の仮数部の小数部におけるすべてのビットが第１の前記部分 回路に送られ、ビット数２およびそれに続くビットが第２の前記部分回路に送ら れ、ビット数３およびそれに続くビットが第３の前記部分回路に送られる等々で あることを特徴とする請求項１または請求項２に記載の装置。 （４）前記部分回路はそれぞれ、当該部分回路に送られるビットの個数より１小 さい個数までのＸＯＲゲートからなり、前記部分回路 のそれぞれに送られるビットのうちの最上位ビットは前記部分回路のすべての前 記ＸＯＲゲートの第１の入力に送られ、前記部分回路のそれぞれに送られるビッ トのうちの第２ビットは前記部分回路の第１の前記ＸＯＲゲートの第２の入力に 送られ、前記部分回路のそれぞれに送られるビットのうちの第３ビットは前記部 分回路の第２の前記ＸＯＲゲートの第２の入力に送られ、前記部分回路のそれぞ れに送られるビットのうちの第４ビットは前記部分回路の第３の前記ＸＯＲゲー トの第２の入力に送られる等々であることを特徴とする請求項３に記載の装置。 （５）２進形式における対数を浮動小数点２進数に変換するための装置であって 、 ２進形式における対数が記憶される入力レジスタと、 計算された浮動小数点数に対する出力レジスタと、 前記入力レジスタからの対数の指数部を前記出力レジスタに送る装置とを有し 、前記出力レジスタにおいて前記指数部は浮動小数点数の指数を形成するように なっており、さらに、 前記入力レジスタからの対数の仮数部を加算器に送ると同時に、付加部を形成 する１つまたはそれ以上の部分回路に送る装置と、 前記付加部を前記加算器に送る装置とを有し、前記加算器は対数の仮数部およ び前記付加部の和をとることにより、浮動小数点数の仮数部の小数部を生成し、 前記小数部に整数１を加えるようになっており、さらに、 前記加算器からの前記和を前記出力レジスタに送る装置を有し、前記出力レジ スタにおいて前記和は浮動小数点数の仮数部を形成することを特徴とする装置。 （６）前記加算器のＣＩＮは１に設定されることを特徴とする請求項５に記載の 装置。 （７）対数の仮数部におけるすべてのビットが第１の前記部分回路に送られ、ビ ット数２とそれに続くビットが第２の前記部分回路に送られ、ビット数３とそれ に続くビットが第３の前記部分回路に送られる等々であることを特徴とする請求 項５または請求項６に記載の装置。 （８）前記部分回路はそれぞれ、当該部分回路に送られるビットの個数より１小 さい個数までのＸＯＲゲートからなり、前記部分回路のそれぞれに送られるビッ トのうちの最上位ビットはインバータに送られた後前記部分回路のすべての前記 ＸＯＲゲートの第１の入力に送られ、前記部分回路のそれぞれに送られるビット のうちの第２ビットは前記部分回路の第１の前記ＸＯＲゲートの第２の入力に送 られ、前記部分回路のそれぞれに送られるビットのうちの第３ビットは前記部分 回路の第２の前記ＸＯＲゲートの第２の入力に送られ、前記部分回路のそれぞれ に送られるビットのうちの第４ビットは前記部分回路の第３の前記ＸＯＲゲート の第２の入力に送られる等々であることを特徴とする請求項７に記載の装置。 （９）前記ＸＯＲゲートからの出力は適当な基準化因子、すなわち定数Ｃ₁、Ｃ₂ 等々を乗じられることを特徴とする請求項４または請求項８に記載の装置。 （10）前記付加部は並列に足し合わされることを特徴とする請求項１〜請求項９ のいずれかに記載の装置。 （11）２の偶数巾乗からなる定数を用い、ルーティングによって乗算を実行する ことを特徴とする請求項１〜請求項１０のいずれかに記載の装置。 （12）ただ一つの前記付加部のみを与えるただ一つの前記部分回路を用い、定数 ０．２５_dec＝０．０１_binを用い、前記加算器内に おいて２段階の桁送りを通じて前記付加部を浮動小数点数の仮数部に加えること によって乗算を実行することを特徴とする請求項１１に記載の装置。 （13）アプリケーション特定集積回路として形成されることを特徴とする請求項 １１または請求項１２に記載の装置。