KR20010066243A - TFT array panel, Liquid crystal display device - Google Patents
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Abstract
Description
본 발명은 화상 표시장치에 관한 것으로, 더욱 상세하게는 박막 트랜지스터(Thin Film Transistor : TFT)를 포함하는 액정 표시장치(Liquid Crystal Display : LCD)에 관한 것이다. 특히, 이물질에 의해 발생하는 게이트 배선과 데이터 배선의 단락을 방지하고, 더 나아가 수리가 가능한 액정 표시장치에 관한 것이다.The present invention relates to an image display device, and more particularly, to a liquid crystal display (LCD) including a thin film transistor (TFT). In particular, the present invention relates to a liquid crystal display device which prevents a short circuit between the gate wiring and the data wiring caused by a foreign substance, and further repairs it.
액정 표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.The driving principle of the liquid crystal display device is the optical anisotropy and polarization property of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal. have.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.
현재는 전술한 바 있는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정 표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있다.Currently, the active matrix liquid crystal display (AM-LCD) in which the above-described thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner is attracting the most attention because of its excellent resolution and video performance.
일반적으로 액정 표시장치를 구성하는 기본적인 부품인 액정 패널의 구조를 살펴보면 다음과 같다.In general, the structure of a liquid crystal panel, which is a basic component of a liquid crystal display, will be described.
도 1은 일반적인 액정 패널의 단면을 도시한 단면도이다.1 is a cross-sectional view showing a cross section of a general liquid crystal panel.
액정 패널(20)은 여러 종류의 소자들이 형성된 두 장의 기판(2, 4)이 서로 대응되게 형성되어 있고, 상기 두 장의 기판(2, 4) 사이에 액정층(10)이 개재된 형태로 위치하고 있다.In the liquid crystal panel 20, two substrates 2 and 4 having various kinds of elements are formed to correspond to each other, and the liquid crystal layer 10 is interposed between the two substrates 2 and 4. have.
상기 액정 패널(20)에는 색상을 표현하는 컬러필터가 형성된 상부 기판(4)과 상기 액정층(10)의 분자 배열방향을 변환시킬 수 있는 스위칭 회로가 내장된 하부 기판(2)으로 구성된다.The liquid crystal panel 20 includes an upper substrate 4 having a color filter representing a color and a lower substrate 2 having a switching circuit capable of converting a molecular arrangement direction of the liquid crystal layer 10.
상기 상부 기판(4)에는 색을 구현하는 컬러필터층(8)과, 상기 컬러필터층(8)을 덮는 공통전극(12)이 형성되어 있다. 상기 공통전극(12)은 액정(10)에 전압을 인가하는 한쪽전극의 역할을 한다. 상기 하부 기판(2)은 스위칭 역할을 하는 박막트랜지스터(S)와, 상기 박막 트랜지스터(S)로부터 신호를 인가받고 상기 액정(10)으로 전압을 인가하는 다른 한쪽의 전극역할을 하는 화소전극(14)으로 구성된다.The upper substrate 4 includes a color filter layer 8 for implementing colors and a common electrode 12 covering the color filter layer 8. The common electrode 12 serves as one electrode for applying a voltage to the liquid crystal 10. The lower substrate 2 has a thin film transistor S serving as a switching role and a pixel electrode 14 serving as an electrode for receiving a signal from the thin film transistor S and applying a voltage to the liquid crystal 10. It is composed of
상기 화소전극(14)이 형성된 부분을 화소부(P)라고 한다.The portion where the pixel electrode 14 is formed is called the pixel portion P. FIG.
그리고, 상기 상부 기판(4)과 하부 기판(2)의 사이에 주입되는 액정(10)의 누설을 방지하기 위해, 상기 상부 기판(4)과 하부 기판(2)의 가장자리에는 실란트(sealant : 6)로 봉인되어 있다.In order to prevent leakage of the liquid crystal 10 injected between the upper substrate 4 and the lower substrate 2, sealants (sealant) is formed at the edges of the upper substrate 4 and the lower substrate 2. It is sealed with).
상기 도 1에 도시된 하부 기판(2)의 평면도를 나타내는 도 2를 참조하여 하부 기판(2)의 작용과 구성을 상세히 설명하면 다음과 같다.The operation and configuration of the lower substrate 2 will be described in detail with reference to FIG. 2, which shows a plan view of the lower substrate 2 shown in FIG. 1.
하부 기판(2)에는 화소전극(14)이 형성되어 있고, 상기 화소전극(14)의 수직 및 수평 배열 방향에 따라 각각 데이터 배선(24) 및 게이트 배선(22)이 형성되어 있다.The pixel electrode 14 is formed on the lower substrate 2, and the data line 24 and the gate line 22 are formed in the vertical and horizontal alignment directions of the pixel electrode 14, respectively.
그리고, 능동행렬 액정 표시장치의 경우, 화소전극(14)의 한쪽 부분에는 상기 화소전극(14)에 전압을 인가하는 스위칭 소자인 박막 트랜지스터(S)가 형성되어 있다. 상기 박막 트랜지스터(S)는 게이트 전극(26), 소스 및 드레인 전극(28, 30)으로 구성되며, 상기 게이트 전극(26)은 상기 게이트 배선(22)에 연결되어 있고, 상기 소스 전극(28)은 상기 데이터 배선(24)에 연결되어 있다.In the active matrix liquid crystal display device, a thin film transistor S, which is a switching element for applying a voltage to the pixel electrode 14, is formed at one portion of the pixel electrode 14. The thin film transistor S includes a gate electrode 26, source and drain electrodes 28 and 30, and the gate electrode 26 is connected to the gate wiring 22, and the source electrode 28 Is connected to the data line 24.
그리고, 상기 드레인 전극(30)은 상기 화소전극(14)에 통상적으로 콘택홀(미도시)을 통해 전기적으로 연결되어 있다.In addition, the drain electrode 30 is electrically connected to the pixel electrode 14 through a contact hole (not shown).
상술한 능동행렬 액정 표시장치의 동작을 살펴보면 다음과 같다.The operation of the active matrix liquid crystal display device described above is as follows.
스위칭 박막 트랜지스터의 게이트 전극(26)에 전압이 인가되면, 데이터 신호가 화소전극(14)으로 인가되고, 게이트 전극(26)에 신호가 인가되지 않는 경우에는 화소전극(14)에 데이터 신호가 인가되지 않는다.When a voltage is applied to the gate electrode 26 of the switching thin film transistor, the data signal is applied to the pixel electrode 14, and when the signal is not applied to the gate electrode 26, the data signal is applied to the pixel electrode 14. It doesn't work.
일반적으로 하부 기판의 제조공정은 만들고자 하는 각 소자에 어떤 물질을 사용하는가 혹은 어떤 사양에 맞추어 설계하는가에 따라 결정되는 경우가 많다.In general, the manufacturing process of the lower substrate is often determined by what material is used for each device to be made or designed according to the specification.
예를 들어, 과거 소형 액정 표시장치의 경우는 별로 문제시되지 않았지만, 18인치 이상의 대면적, 고해상도(예를 들어 SXGA, UXGA 등) 액정 표시장치의 경우에는 게이트 배선 및 데이터 배선에 사용되는 재질의 고유 저항값이 화질의 우수성을 결정하는 중요한 요소가 된다. 따라서, 대면적/고해상도의 액정 표시소자의 경우에는 게이트 배선 및 데이터 배선의 재질로 알루미늄 또는 알루미늄 합금과 같은 저항이 낮은 금속을 사용하는 것이 바람직하다.For example, in the past, the small liquid crystal display was not a problem, but in the case of a large area of 18 inches or more and a high resolution (eg SXGA, UXGA, etc.) liquid crystal display, the material used for the gate wiring and the data wiring is inherent The resistance value is an important factor in determining the superiority of the image quality. Therefore, in the case of a large area / high resolution liquid crystal display device, it is preferable to use a metal having low resistance such as aluminum or an aluminum alloy as the material of the gate wiring and the data wiring.
이하, 종래의 능동행렬 액정 표시장치의 제조공정을 도 3a 내지 도 3d를 참조하여 상세히 설명한다.Hereinafter, a manufacturing process of a conventional active matrix liquid crystal display will be described in detail with reference to FIGS. 3A to 3D.
일반적으로 액정 표시장치에 사용되는 박막 트랜지스터의 구조는 역 스태거드(Inverted Staggered)형 구조가 많이 사용된다. 이는 구조가 가장 간단하면서도 성능이 우수하기 때문이다.In general, the structure of a thin film transistor used in a liquid crystal display is an inverted staggered structure. This is because the structure is the simplest and the performance is excellent.
또한, 상기 역 스태거드형 박막 트랜지스터는 채널부의 형성 방법에 따라 백 채널 에치형(back channel etch : EB)과 에치 스타퍼형(etch stopper : ES)으로 나뉘며, 그 제조 공정이 간단한 백 채널 에치형 구조가 적용되는 액정 표시소자 제조공정에 관해 설명한다.In addition, the reverse staggered thin film transistor is divided into a back channel etch (EB) and an etch stopper (ES) according to a method of forming a channel portion, and a back channel etch type structure having a simple manufacturing process. The manufacturing process of the liquid crystal display element to which is applied is demonstrated.
먼저, 기판(1)에 이물질이나 유기성 물질의 제거와 증착될 게이트 물질의 금속 박막과 유리기판의 접촉성(adhesion)을 좋게하기 위하여 세정을 실시한 후, 스퍼터링(sputtering)에 의하여 금속막을 증착한다.First, cleaning is performed to remove foreign matters or organic substances on the substrate 1 and to improve the adhesion between the metal thin film of the gate material to be deposited and the glass substrate, and then the metal film is deposited by sputtering.
도 3a는 상기 금속막 증착 후에, 마스크로 패터닝하여 게이트 배선(22)과 게이트 전극(30)과 스토리지 전극(32)를 형성하는 단계를 도시한 도면이다.3A is a diagram illustrating a step of forming a gate wiring 22, a gate electrode 30, and a storage electrode 32 by patterning with a mask after the metal film deposition.
능동 행렬 액정 표시장치의 동작에 중요한 게이트 전극(30)에 사용되는 금속은 RC 딜레이(delay)를 작게 하기 위하여 저항이 작은 알루미늄이 주류를 이루고 있으나, 순수 알루미늄은 화학적으로 내식성이 약하고, 후속의 고온 공정에서 힐락(hillock) 형성에 의한 배선 결함문제를 야기시키므로, 알루미늄 배선의 경우는 합금의 형태로 쓰이거나 적층구조가 적용되기도 한다.The metal used for the gate electrode 30, which is important for the operation of the active matrix liquid crystal display, is mainly composed of aluminum having low resistance to reduce the RC delay, but pure aluminum has low chemical resistance and subsequent high temperature. In the case of aluminum wiring, it is used in the form of an alloy or a laminated structure is applied because it causes a wiring defect problem due to the formation of a hillock in the process.
상기 게이트 배선(22)과 게이트 전극(30) 및 스토리지 전극(32) 형성후, 그 상부 및 노출된 기판 전면에 걸쳐 게이트 절연막(34)을 증착한다. 또한, 상기 게이트 절연막(34) 상에 연속으로 반도체 물질인 비정질 실리콘(a-Si:H)과 불순물이 함유된 비정질 실리콘(n+a-Si:H)을 증착한다.After the gate line 22, the gate electrode 30, and the storage electrode 32 are formed, a gate insulating layer 34 is deposited over the upper portion and the entire surface of the exposed substrate. In addition, amorphous silicon (a-Si: H), which is a semiconductor material, and amorphous silicon (n + a-Si: H), which contains impurities, are sequentially deposited on the gate insulating layer 34.
상기 반도체 물질 증착후에, 패터닝하여 액티브층(36)과 상기 액티브층(36)과 동일 크기의 오믹 접촉층(ohmic contact layer : 38)을 형성한다(도 3b).After deposition of the semiconductor material, patterning is performed to form an active layer 36 and an ohmic contact layer 38 of the same size as the active layer 36 (FIG. 3B).
상기 오믹 접촉층(38)은 추후 생성될 금속층과 상기 액티브층(36)과의 접촉저항을 줄이기 위한 목적이다.The ohmic contact layer 38 is intended to reduce contact resistance between a metal layer to be formed later and the active layer 36.
이후, 도 3c에 도시된 바와 같이 금속층을 증착하고, 패터닝하여데이터 배선(24)과 소스 전극(42) 및 드레인 전극(44)을 형성한다.Thereafter, as shown in FIG. 3C, a metal layer is deposited and patterned to form a data line 24, a source electrode 42, and a drain electrode 44.
상기 소스 및 드레인 전극(42, 44)은 크롬(Cr) 또는 몰리브덴(Mo) 등의 단일 금속을 사용한다.The source and drain electrodes 42 and 44 use a single metal such as chromium (Cr) or molybdenum (Mo).
그리고, 상기 소스 및 드레인 전극(42, 44)을 마스크로 하여 상기 소스 전극(42)과 상기 드레인 전극(44) 사이에 존재하는 오믹 접촉층을 제거한다. 만약, 상기 소스 전극(42)과 상기 드레인 전극(44) 사이에 존재하는 오믹 접촉층을 제거하지 않으면 박막 트랜지스터(S)의 전기적 특성에 심각한 문제를 발생시킬 수 있으며, 성능에서도 큰 문제가 생긴다.The ohmic contact layer existing between the source electrode 42 and the drain electrode 44 is removed using the source and drain electrodes 42 and 44 as a mask. If the ohmic contact layer existing between the source electrode 42 and the drain electrode 44 is not removed, serious problems may occur in the electrical characteristics of the thin film transistor S, and a great problem may occur in performance.
상기 오믹 접촉층(38)의 제거에는 신중한 주의가 요구된다. 실제 오믹 접촉층(38)의 식각시에는 그 하부에 형성된 액티브층(36)과 식각 선택비가 없으므로 액티브층(36)을 약 50 ∼ 100 nm 정도 과식각을 시키는데, 식각 균일도(etching uniformity)는 박막 트랜지스터(S)의 특성에 직접적인 영향을 미친다.Careful attention is required to remove the ohmic contact layer 38. When the ohmic contact layer 38 is actually etched, since there is no etching selectivity with the active layer 36 formed thereunder, the active layer 36 is overetched by about 50 to 100 nm. The etching uniformity is a thin film. It directly affects the characteristics of the transistor S.
최종적으로 도 3d에 도시된 바와 같이 절연막을 증착하고 제 5 마스크로 패터닝하여 액티브층(36)을 보호하기위해 보호막(46)을 형성한다.Finally, as shown in FIG. 3D, an insulating film is deposited and patterned with a fifth mask to form the protective film 46 to protect the active layer 36.
상기 보호막(46)은 액티브층(36)의 불안정한 에너지 상태 및 식각시 발생하는 잔류물질에 의해 박막 트랜지스터 특성에 나쁜 영향을 끼칠 수 있으므로, 무기질의 실리콘 질화막(SiNx) 내지는 실리콘 산화막(SiO2)이나 유기질의 BCB(BenzoCycloButene) 등으로 형성한다.Since the passivation layer 46 may adversely affect the characteristics of the thin film transistor due to the unstable energy state of the active layer 36 and the residual material generated during etching, the inorganic silicon nitride layer (SiN x ) or the silicon oxide layer (SiO 2 ) may be adversely affected. Or BCB (BenzoCycloButene) of organic form.
상기 드레인 전극(44) 상부 상기 보호막(46)에는 상기 드레인 전극의 일부가 노출되도록 드레인 콘택홀(45)이 형성되며, 상기 드레인 콘택홀(45)을 통해 상기드레인 전극(44)과 접촉하는 화소전극(40)을 형성한다.A drain contact hole 45 is formed in the passivation layer 46 on the drain electrode 44 so that a portion of the drain electrode is exposed, and the pixel contacts the drain electrode 44 through the drain contact hole 45. The electrode 40 is formed.
상기 화소전극(40)은 광 투과성이 우수한 ITO(Indium Tin Oxide)가 주로 쓰인다.Indium tin oxide (ITO) having excellent light transmittance is mainly used for the pixel electrode 40.
상기 화소전극(40)은 스토리지 전극(32)과 겹쳐지는 형태로 구성되며, 이는 상기 스토리지 전극(32)과 함께 스토리지 캐패시터를 형성하기 위함이다.The pixel electrode 40 is configured to overlap with the storage electrode 32 to form a storage capacitor together with the storage electrode 32.
상술한 바와 같이 능동행렬 액정 표시장치의 스위칭 소자로 쓰이는 박막 트랜지스터는 게이트 전극(26), 게이트 절연막(34), 액티브층(36), 소스 및 드레인 전극(42, 44)으로 구성된다.As described above, the thin film transistor used as the switching element of the active matrix liquid crystal display device includes a gate electrode 26, a gate insulating film 34, an active layer 36, and source and drain electrodes 42 and 44.
여기서, 상기 게이트 절연막(34)은 상기 게이트 전극(26)과 상기 액티브층(36)의 절연을 위해 형성하며, 주로 화학기상증착법(chemical vapor deposition ; CVD)으로 형성한다. 그러나, 상기 CVD 장비로 게이트 절연막을 형성할 때는 동시에 여러종류의 가스를 혼합하고, 그 혼합가스를 분해하는 과정에서 이물질이 생성될 수 있는 단점이 있다.Here, the gate insulating layer 34 is formed to insulate the gate electrode 26 from the active layer 36, and is mainly formed by chemical vapor deposition (CVD). However, when forming the gate insulating film using the CVD equipment, there are disadvantages in that foreign substances may be generated in the process of mixing several gases at the same time and decomposing the mixed gases.
즉, 도 3d의 H 부분을 확대한 단면도인 도 4를 참조하여 설명하면 다음과 같다. 여기서, 도 3d의 H 부분은 도 2의 H 부분과 같은 부분으로, 게이트 배선(22)과 데이터 배선(24)이 서로 교차하는 부분이 된다.That is, referring to FIG. 4, which is an enlarged cross-sectional view of part H of FIG. 3D, it is as follows. Here, the H portion of FIG. 3D is the same portion as the H portion of FIG. 2, and the gate portion 22 and the data line 24 cross each other.
도 4에서 상기 게이트 배선(22)과 상기 데이터 배선(24) 사이에는 이 두 개의 배선(22, 24)을 절연하기 위한 게이트 절연막(34)이 형성되는데, 상기 게이트절연막(34)을 상기 게이트 배선(22) 상에 형성할 때, CVD 장비에서 이물질(P)이 떨어질 수 있는 가능성이 있다.In FIG. 4, a gate insulating film 34 is formed between the gate wiring 22 and the data wiring 24 to insulate the two wirings 22 and 24, and the gate insulating film 34 is connected to the gate wiring. When forming on the (22), there is a possibility that the foreign matter (P) can fall in the CVD equipment.
만약, 상기 이물질(P)이 상기 H 부분 즉, 게이트 배선(22)과 데이터 배선(24)이 교차하는 부분의 상기 게이트 배선(22) 상에 떨어지게 되면, 상기 게이트 절연막(34)의 형성시 상기 이물질(P)이 떨어진 부분에서는 이상 성장하게 된다.If the foreign substance P falls on the gate portion 22 of the H portion, that is, the portion where the gate line 22 and the data line 24 cross each other, the formation of the gate insulating layer 34 may occur. In the part where the foreign substance P fell, it grows abnormally.
이상 성장된 게이트 절연막(34) 상에 데이터 배선(24)을 형성하게 되면, 상기 게이트 배선(22)과 상기 데이터 배선(24)은 서로 단락(short)된다.When the data line 24 is formed on the abnormally grown gate insulating layer 34, the gate line 22 and the data line 24 are shorted to each other.
게이트 배선(22)과 상기 데이터 배선(24)이 교차하는 부분(H)에서의 이물질(P)이 중요한 이유는 리페어(repair)가 불가능하기 때문이다.The reason why the foreign matter P at the portion H where the gate line 22 and the data line 24 intersect is important is that repair is impossible.
또한, H 부분에서 리페어가 불가능하기 때문에 상기 단락된 H 부분과 관계되는 게이트 배선(22)과 데이터 배선(24)은 선결함으로 나타나게 되고, 이는 액정 표시장치에서 치명적인 불량을 유발하게 된다.In addition, since the repair is impossible in the H portion, the gate line 22 and the data line 24 related to the shorted H portion are shown as predecessors, which causes a fatal defect in the liquid crystal display.
상술한 문제점을 해결하기 위해 본 발명에서는 게이트 배선과 데이터 배선이 교차하는 부분에서 단락이 발생했을 때, 리페어가 가능한 액정 표시장치를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a liquid crystal display device that can be repaired when a short circuit occurs at a portion where a gate line and a data line cross each other.
도 1은 일반적인 액정 표시장치의 단면을 도시한 단면도.1 is a cross-sectional view showing a cross section of a general liquid crystal display.
도 2는 일반적인 액정 표시장치의 한 화소부에 해당하는 평면을 도시한 평면도.2 is a plan view illustrating a plane corresponding to one pixel part of a general liquid crystal display;
도 3a 내지 도 3d는 도 2의 절단선 Ⅲ-Ⅲ으로 자른 단면의 제작공정을 도시한 공정도.Figures 3a to 3d is a process chart showing the manufacturing process of the cross section taken by the cutting line III-III of FIG.
도 4는 도 2와 도 3d의 게이트 배선과 데이터 배선이 교차하는 부분인 H 부분을 확대한 단면도.4 is an enlarged cross-sectional view of an H portion at which the gate wiring and the data wiring of FIG. 2 and FIG. 3D cross each other;
도 5는 본 발명의 실시예에 따른 액정 표시장치의 한 화소부분에 해당하는 평면을 도시한 평면도.5 is a plan view illustrating a plane corresponding to one pixel portion of a liquid crystal display according to an exemplary embodiment of the present invention.
도 6은 도 5의 절단선 Ⅵ-Ⅵ으로 자른 단면을 도시한 단면도.6 is a cross-sectional view taken along the line VI-VI of FIG. 5.
도 7은 도 5의 절단선 Ⅶ-Ⅶ로 자른 단면을 도시한 단면도.FIG. 7 is a cross-sectional view taken along the line VII-VII of FIG. 5. FIG.
도 8은 도 5의 게이트 배선과 데이터 배선이 교차하는 부분인 F 부분을 확대한 평면도.FIG. 8 is an enlarged plan view of a portion F which is a portion where the gate wiring and the data wiring of FIG. 5 intersect.
도 9a와 도 9b는 본 발명의 실시예의 다른 예를 도시한 도면.9A and 9B show another example of the embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
50 : 게이트 배선 52 : 게이트 전극50: gate wiring 52: gate electrode
60 : 데이터 배선 62 : 소스 전극60: data wiring 62: source electrode
66 : 드레인 전극 68 : 화소전극66 drain electrode 68 pixel electrode
80 : 게이트 절연막 P : 이물질80: gate insulating film P: foreign matter
F : 게이트 배선과 데이터 배선이 교차하는 부분F: intersection of gate wiring and data wiring
A : 게이트 배선과 데이터 배선이 단락된 부분A: Shorted portion of gate wiring and data wiring
D : 데이터 배선의 레이저 절단 부분D: laser cut part of data wiring
G : 게이트 배선의 레이저 절단 부분G: laser cut portion of the gate wiring
상기와 같은 목적을 달성 하기위해 본 발명에서는 다수개의 화소영역과, 상기 화소영역의 한쪽 구석에 스위칭 영역이 정의된 기판과; 상기 기판 상에 형성되고, 상기 각 화소영역을 경계로 일 방향으로 형성된 다수 개의 제 1 신호선과; 상기 기판 상에 형성되고, 상기 제 1 신호선과 절연층을 사이에 두고 교차하여 형성된 다수 개의 제 2 신호선과; 상기 제 1 및 제 2 신호선이 교차하는 부분의 상기 스위칭 영역에 형성되고, 상기 제 1 및 제 2 신호선으로부터 신호를 인가받는 스위칭 소자와; 상기 스위칭 소자에서 신호를 인가받고, 상기 화소영역에 형성된 화소전극을 포함하고, 상기 제 1 및 제 2 신호선이 교차하는 각 교차점에서의 상기 제 1 신호에는 상기 제 1 신호선의 길이 방향으로 연장된 홀이 형성되며, 상기 제 1 신호선에 형성된 상기 홀의 길이는 상기 홀과 교차하는 상기 제 2 신호선의 폭 보다 큰 박막 트랜지스터 에레이 기판을 제공한다.In order to achieve the above object, the present invention provides a plurality of pixel regions and a substrate in which a switching region is defined at one corner of the pixel region; A plurality of first signal lines formed on the substrate and formed in one direction with respect to each pixel area; A plurality of second signal lines formed on the substrate and formed to cross each other with the first signal line and the insulating layer interposed therebetween; A switching element formed in the switching region at a portion where the first and second signal lines intersect and receiving a signal from the first and second signal lines; A hole extending in a length direction of the first signal line in the first signal at each intersection where the first and second signal lines intersect, the pixel electrode being formed in the pixel region and receiving a signal from the switching element; And a length of the hole formed in the first signal line is greater than a width of the second signal line crossing the hole.
또한, 본 발명에서는 상, 하부 기판과; 상기 하부 기판에 형성되고, 제 1 방향으로 형성된 제 1 신호선과; 상기 제 1 신호선과 절연층을 사이에 두고 교하하여 형성되며, 상기 교차부에 상기 제 1 신호선의 폭 보다 큰 길이를 가지고 길이방향으로 연장된 홀을 가진 제 2 신호선과; 상기 제 1 및 제 2 신호선과 연결된 스위칭 소자와; 상기 스위칭 소자의 신호를 인가받는 화소전극과; 상기 상, 하부 기판 사이에 위치한 액정을 포함하는 액정 표시장치을 제공한다.In the present invention, the upper and lower substrates; A first signal line formed on the lower substrate and formed in a first direction; A second signal line formed alternately with the first signal line and the insulating layer interposed therebetween, the second signal line having a length greater than a width of the first signal line and extending in a longitudinal direction at the intersection; A switching element connected to the first and second signal lines; A pixel electrode receiving the signal of the switching element; Provided is a liquid crystal display including a liquid crystal positioned between the upper and lower substrates.
이하, 첨부된 도면을 참조하여 본 발명의 구성을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration of the present invention.
도 5는 본 발명에 따른 한 화소부에 해당하는 평면도로서, 가로 방향으로 게이트 배선(50)과, 이와 연결된 게이트 전극(52)이 형성되고, 세로 방향으로 데이터 배선(60)이 형성된다.5 is a plan view corresponding to one pixel unit according to the present invention, in which a gate line 50 and a gate electrode 52 connected thereto are formed in a horizontal direction, and a data line 60 is formed in a vertical direction.
상기 데이터 배선(60)에는 소스전극(62)이 상기 게이트 전극(52)과 소정간격오버랩되게 형성되며, 상기 게이트 전극(52)을 중심으로 소스전극(62)과 대응되는 방향에 드레인 전극(66)이 형성된다. 또한, 상기 드레인 전극(66)과 접촉하는 투명한 화소전극이 형성된다.A source electrode 62 is formed on the data line 60 so as to overlap the gate electrode 52 by a predetermined interval, and the drain electrode 66 is formed in a direction corresponding to the source electrode 62 with respect to the gate electrode 52. ) Is formed. In addition, a transparent pixel electrode in contact with the drain electrode 66 is formed.
여기서, 상기 게이트 전극(50)과 상기 데이터 배선(60)이 교차하는 부분(F)의 상기 게이트 배선(50) 및 상기 데이터 배선(60)에는 각각 홀(51, 61)이 형성된다.Here, holes 51 and 61 are formed in the gate line 50 and the data line 60 at the portion F where the gate electrode 50 and the data line 60 cross each other.
도 6은 도 5의 절단선 Ⅵ-Ⅵ으로 자른 단면을 도시한 단면도로써, 상기 게이트 전극(50)과 상기 데이터 배선(60)이 교차하는 부분(F)에서 공통적으로 홀(51, 61)이 형성된 부분의 단면을 도시한 도면이다.FIG. 6 is a cross-sectional view taken along the cutting line VI-VI of FIG. 5, in which holes 51 and 61 are common at a portion F where the gate electrode 50 and the data line 60 cross each other. It is a figure which shows the cross section of the formed part.
도 6에 도시된 도면을 설명하면, 기판(1)과 상기 기판(1) 상에는 게이트 전극이 형성된다. 상기 게이트 전극(50)은 L1길이의 홀(51)의 길이(length)를 갖고 있으며, 상기 게이트 전극(50) 상에는 게이트 절연막(80)이 형성된다.6, a gate electrode is formed on the substrate 1 and the substrate 1. The gate electrode 50 has a length of a hole 51 having a length of L 1 , and a gate insulating layer 80 is formed on the gate electrode 50.
상기 게이트 절연막(80) 상에는 데이터 배선(60)이 형성되며, 상기 데이터 배선(60)은 L2폭(width)을 갖는 홀(61)이 형성된다. 도 6에서 L3는 데이터 배선(60) 폭을 나타내며, 상기 데이터 배선 폭 L3는 게이트 배선(50)에 형성된 홀(51)의 길이 L1보다 작다. 즉, L3< L1의 관계가 된다.A data line 60 is formed on the gate insulating layer 80, and a hole 61 having an L 2 width is formed in the data line 60. In FIG. 6, L 3 represents the width of the data line 60, and the data line width L 3 is smaller than the length L 1 of the hole 51 formed in the gate line 50. That is, L 3 <L 1 is the relationship.
상기 데이터 배선(60)은 상기 게이트 배선(50)에 형성된 홀(51)의 내부를 지나게 된다.The data line 60 passes through the inside of the hole 51 formed in the gate line 50.
상기와 같은 게이트 배선(50) 및 데이터 배선(60)의 구조(각 배선에 홀이 형성된 구조)는 이물질이 상기 게이트 배선(50) 및 데이터 배선(60)이 교차하는 부분에 생성 되더라도, 겹치는 부분의 면적을 최소화할 수 있는 구조를 제공하기 위함이다.The structure of the gate wiring 50 and the data wiring 60 as described above (the structure in which holes are formed in each wiring) is overlapped even when foreign matter is generated at the intersection of the gate wiring 50 and the data wiring 60. To provide a structure that can minimize the area of the.
즉, 상기 홀(51, 61)이 형성된 부분에 이물질이 떨어지더라도, 게이트 배선(50)과 데이터 배선(60)이 단락(short)될 확률이 적어지게 됨으로, 불량 발생이 적어지게 되는 잇점이 있다.That is, even if foreign matter falls in the portions where the holes 51 and 61 are formed, the probability that the gate wiring 50 and the data wiring 60 are shorted is shortened, so that the occurrence of defects is reduced. .
도 7은 도 5의 절단선 Ⅶ-Ⅶ 부분을 자른 단면을 도시한 단면도로써, 상기 게이트 배선(50)에 형성된 홀(51)과 홀(61)이 형성되지 않은 교차부 상기 데이터 배선(60) 부분을 절단한 도면이다.FIG. 7 is a cross-sectional view illustrating the cut line VIII-VIII of FIG. 5, wherein the hole 51 formed in the gate line 50 and the intersection portion in which the hole 61 is not formed are provided in the data line 60. It is a figure which cut | disconnected the part.
도 7을 살펴보면, 기판(1)과 상기 기판(1) 상에 게이트 전극(50)이 L4의 폭(width)을 갖는 홀(51)을 갖고 형성되며, 상기 게이트 전극(50) 상에는 게이트 절연막(80)이 형성된다. 이 때, 상기 게이트 절연막(80)의 형성시에 이물질(P)이 상기 홀(51) 부분에 떨어지면, 상기 게이트 절연막(80)은 상기 이물질(P)이 떨어진 부분에서 이상 성장하게 된다.Referring to FIG. 7, a gate electrode 50 is formed on a substrate 1 and on the substrate 1 with a hole 51 having a width of L 4 , and a gate insulating film is formed on the gate electrode 50. 80 is formed. At this time, when the foreign material P falls into the hole 51 at the time of forming the gate insulating film 80, the gate insulating film 80 grows abnormally in the area where the foreign material P is separated.
이후, 상기 이상 성장된 게이트 절연막(80) 상에 데이터 배선(60)을 형성하면 상기 이상 성장된 부분의 게이트 절연막(80) 상에는 상기 데이터 배선(60)이 기판(1)과 접촉하며 형성되게 된다. 상기와 같이 이물질(P)이 홀(51)에 떨어지더라도 상기 게이트 배선(50)과 상기 데이터 배선(60)은 도 7에 도시된 바와 같이 단락되는 일이 없다. 즉, 이물질(P)에 대한 불량률이 떨어지게 된다는 것이다.Subsequently, when the data line 60 is formed on the abnormally grown gate insulating layer 80, the data line 60 is formed in contact with the substrate 1 on the gate insulating layer 80 of the abnormally grown portion. . As described above, even when the foreign substance P falls into the hole 51, the gate line 50 and the data line 60 are not shorted as shown in FIG. 7. That is, the failure rate for the foreign matter (P) is to fall.
도 8은 도 5의 게이트 배선(50)과 데이터 배선(60)이 교차하는 부분인 F를 확대한 평면도이다.FIG. 8 is an enlarged plan view of F, which is a portion where the gate line 50 and the data line 60 of FIG. 5 intersect.
만약, 이물질(P)이 상기 각 홀(51, 61)이 형성된 부분이 아닌, 상기 게이트 배선(50)과 데이터 배선(60)이 실질적으로 교차하는 부분인 A 지점에 떨어지게 되면, 상기 게이트 배선(50)과 상기 데이터 배선(60)은 실질적으로 단락되게 된다.If the foreign substance P falls at a point A, which is a portion where the gate line 50 and the data line 60 cross each other, rather than a portion where the holes 51 and 61 are formed, the gate line ( 50 and the data line 60 are substantially shorted.
상기와 같이 A 지점에서 단락되게 되면, 기판 완성후에 수리과정에서 D 부분 또는 G 부분을 레이저로 절단하면 단락 불량을 수리(repair)할 수 있다.As described above, if the short circuit occurs at the A point, the short circuit defect may be repaired by cutting the D portion or the G portion with a laser in the repair process after completion of the substrate.
여기서, 상기 게이트 배선과 상기 데이터 배선의 교차부에 각각 형성된 홀(51, 61)은 어느 한 배선(게이트 배선 또는 데이터 배선)에만 형성되어도 무관하다.Here, the holes 51 and 61 respectively formed at the intersections of the gate wirings and the data wirings may be formed only in any one wiring (gate wiring or data wiring).
도 9a와 도 9b는 상기 게이트 배선(50) 또는 상기 데이터 배선(60)의 어느 한 배선에만 홀(51, 61)이 형성된 구조에서의 수리(repair)방법을 도시한 도면이다.9A and 9B illustrate a repairing method in a structure in which holes 51 and 61 are formed only in one of the gate lines 50 and the data lines 60.
도 9a와 도 9b에 관해 설명하면, 상기 데이터 배선(60)과 상기 게이트 배선(50)이 이물질(P)에 의해 단락되었다고 가정하면, 상기 게이트 배선(50)에 형성된 홀(51)의 가장자리 부분(G)을 레이저 등으로 절단하면 단락된 부분이 단선되어 정상적인 게이트 배선과 데이터 배선의 역할을 하게 된다.9A and 9B, assuming that the data line 60 and the gate line 50 are short-circuited by foreign matter P, an edge portion of the hole 51 formed in the gate line 50 is described. When (G) is cut with a laser or the like, the shorted portion is disconnected, and thus serves as a normal gate wiring and data wiring.
반대로, 데이터 배선(60)에 홀(61)이 형성된 구조를 도시한 도 9b의 경우도 도 9a와 같은 방법을 수리할 수 있다.On the contrary, in the case of FIG. 9B showing the structure in which the holes 61 are formed in the data line 60, the same method as in FIG. 9A can be repaired.
상술한 바와 같이 본 발명의 실시예는 상기 게이트 배선과 데이터 배선이 교차하는 부분에서 이물질에 의한 단락을 방지하기 위해 상기 교차부분의 면적을 감소시키는 것이다.As described above, an embodiment of the present invention is to reduce the area of the crossing portion in order to prevent a short circuit caused by foreign matter at the intersection of the gate wiring and the data wiring.
상기 게이트 배선 및 데이터 배선의 교차부분의 면적을 감소시키기 위해 본 발명에서는 교차하는 부분의 상기 게이트 배선 및 상기 데이터 배선에 소정 크기의 홀을 각각 형성하는 구조를 채택하였다.In order to reduce the area of the intersection of the gate wiring and the data wiring, the present invention adopts a structure in which holes having a predetermined size are formed in the gate wiring and the data wiring of the crossing portions, respectively.
상기와 같이 각 배선이 교차하는 부분에 홀을 각각 형성하면 이물질에 의한 단락 확률을 감소시킬 수 있으며, 막약 단락불량이 유발되더라도, 레이저로 단락 부위의 게이트 배선 또는 데이터 배선의 일 부분을 절단하여 수리(repair)할 수 있다.As described above, if holes are formed at the intersections of the respective wiring lines, the probability of a short circuit caused by a foreign substance can be reduced. (repair)
본 발명의 실시예에 따른 액정 표시장치는 데이터 배선과 게이트 배선이 교차하는 부분에 이물질에 의한 단락이 발생해도 수리가 가능하기 때문에 수율을 향상할 수 있는 장점이 있다.The liquid crystal display according to the exemplary embodiment of the present invention has an advantage in that the yield can be improved because repair is possible even when a short circuit caused by a foreign substance occurs at the intersection of the data line and the gate line.
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101298278B1 (en) * | 2006-05-30 | 2013-08-20 | 엘지디스플레이 주식회사 | Signal wire and display substrate having the signal wire |
| US20140312351A1 (en) * | 2011-04-28 | 2014-10-23 | Sharp Kabushiki Kaisha | Tft substrate and method for correcting wiring fault on tft substrate |
| KR20170059276A (en) * | 2015-11-20 | 2017-05-30 | 엘지디스플레이 주식회사 | Organic light emitting display device and method for fabricating the same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766132B2 (en) * | 1987-09-03 | 1995-07-19 | 旭硝子株式会社 | Active matrix display device |
| JPH0690373B2 (en) * | 1987-11-19 | 1994-11-14 | シャープ株式会社 | Active matrix substrate |
| JPH04166816A (en) * | 1990-10-31 | 1992-06-12 | Hitachi Ltd | High brightness liquid crystal panel for projection type display |
| JPH06347827A (en) * | 1993-06-07 | 1994-12-22 | Hitachi Ltd | Liquid crystal display device and its production |
| KR100628680B1 (en) * | 1999-12-17 | 2006-09-27 | 엘지.필립스 엘시디 주식회사 | TFT array panel |
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1999
- 1999-12-31 KR KR1019990067838A patent/KR100660808B1/en not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101298278B1 (en) * | 2006-05-30 | 2013-08-20 | 엘지디스플레이 주식회사 | Signal wire and display substrate having the signal wire |
| US20140312351A1 (en) * | 2011-04-28 | 2014-10-23 | Sharp Kabushiki Kaisha | Tft substrate and method for correcting wiring fault on tft substrate |
| US9018632B2 (en) * | 2011-04-28 | 2015-04-28 | Sharp Kabushiki Kaisha | TFT substrate and method for correcting wiring fault on TFT substrate |
| KR20170059276A (en) * | 2015-11-20 | 2017-05-30 | 엘지디스플레이 주식회사 | Organic light emitting display device and method for fabricating the same |
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