KR100668251B1 - Method for etching substrate - Google Patents

Abstract

본 발명은 별도의 제작공정을 통해 제작된 스위칭소자 블록과 기판에 상기 스위칭소자 블록이 안착될 내장홈을 형성하고, 소자산포기술을 이용하여 상기 스위칭소자 블록을 상기 내장홈에 안착한 후, 액정 표시장치를 제작하는 방법에 있어서, 상기 내장홈을 형성하기 위해 기판을 구비하는 단계와; 상기 기판 상에 금속과 포토레지스트를 순서대로 적층하는 단계와; 상기 포토레지스트를 소정의 마스크를 사용하여 노광하고, 현상하는 단계와; 상기 포토레지스트의 현상에 의해 노출된 금속을 1차 금속 식각하는 단계와; 상기 1차 금속 식각된 금속에 의해 노출된 기판을 상기 1차 금속 식각된 부분의 금속의 가장자리가 오버행이 형성되도록 1차 기판 식각하는 단계와; 상기 1차 기판식각 후에, 상기 1차 금속식각에 의해 형성된 금속의 오버행 형상을 상기 1차 금속식각에 의에 식각된 기판의 안쪽으로 과식각되게 2차 금속 식각하는 단계와; 상기 2차 금속식각 후에 1차 기판 식각된 기판을 상기 2차 금속 식각된 금속의 가장자리가 오버행이 형성되도록 2차 기판 식각하는 단계를 포함하는 기판의 내장홈 형성방법에 관해 개시하고 있다.According to an embodiment of the present invention, an internal groove in which the switching element block is mounted is formed on a switching element block and a substrate manufactured through a separate fabrication process, and the liquid crystal display is mounted after the switching element block is seated in the internal groove by using device scattering technology. CLAIMS 1. A method of fabricating an apparatus comprising the steps of: providing a substrate to form the internal groove; Stacking metal and photoresist on the substrate in order; Exposing and developing the photoresist using a predetermined mask; Etching the metal exposed by the development of the photoresist; Etching the substrate exposed by the primary metal etched metal such that an edge of the metal of the primary metal etched portion is overhanged; After the primary substrate etching, over-etching the secondary metal in the overhang shape of the metal formed by the primary metal etching to the inside of the substrate etched by the primary metal etching; A method of forming embedded grooves of a substrate is disclosed, comprising etching the first substrate etched substrate after the second metal etching so that the edge of the second metal etched metal is overhanged.

Description

기판의 내장홈 형성방법{method for etching substrate} Method for forming embedded grooves of substrate             

도 1은 일반적인 액정 표시장치의 단면을 도시한 단면도.1 is a cross-sectional view showing a cross section of a general liquid crystal display.

도 2는 일반적인 액정 표시장치의 한 화소부에 해당하는 평면을 도시한 평면도.2 is a plan view illustrating a plane corresponding to one pixel part of a general liquid crystal display;

도 3a 내지 도 3d는 도 2의 절단선 Ⅲ-Ⅲ으로 자른 단면의 제작공정을 도시한 공정도. Figures 3a to 3d is a process chart showing the manufacturing process of the cross section taken by the cutting line III-III of FIG.

도 4는 본 발명에 따른 나노블록의 단면을 도시한 도면.4 is a cross-sectional view of a nanoblock according to the present invention.

도 5는 본 발명에 따른 나노블록 내에 집적된 스위칭 소자의 단면을 도시한 도면.5 shows a cross section of a switching element integrated within a nanoblock according to the invention.

도 6은 본 발명에 따른 나노블록의 등가회로를 도시한 회로도.6 is a circuit diagram showing an equivalent circuit of a nanoblock according to the present invention.

도 7은 본 발명에 따른 나노블록이 안착될 기판의 형상을 도시한 도면.7 is a view showing the shape of the substrate on which the nanoblocks according to the present invention will be mounted.

도 8a 내지 도 8e는 본 발명의 제 1 실시예에 따른 기판식각 공정을 도시한 도면.8A to 8E illustrate a substrate etching process according to a first embodiment of the present invention.

도 9는 본 발명의 제 2 실시예에 따른 내장홈과 배선을 갖는 기판을 도시한 도면.9 is a view showing a substrate having internal grooves and wirings according to a second embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 나노블록 100 : 스위칭 소자 200: nanoblock 100: switching device

170 : 게이트 또는 데이터 배선 300 : 내장홈 170: gate or data wiring 300: built-in groove

본 발명은 화상 표시장치에 관한 것으로, 더욱 상세하게는 대면적 액정 표시장치의 제작에 있어서, 소자산포(fluidic self assembly : FSA)기술을 이용하여 제작되는 대면적 액정표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device, and more particularly, to a large area liquid crystal display device manufactured by using a fluid self assembly (FSA) technique in manufacturing a large area liquid crystal display device.

일반적으로, 액정 표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다. 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다. In general, the driving principle of the liquid crystal display device uses the optical anisotropy and polarization of the liquid crystal. Since the liquid crystal is thin and long in structure, the liquid crystal has directivity in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기 액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, when the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.

현재는 반도체 공정을 이용하여 제작되는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동행렬 액정 표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있다. Currently, thin film transistors fabricated using semiconductor processes and active matrix LCDs (AM-LCDs) in which pixel electrodes connected to the thin film transistors are arranged in a matrix manner have the highest resolution and moving picture performance. I am getting it.

일반적으로 액정 표시장치를 구성하는 기본적인 부품인 액정 패널의 구조를 살펴보면 다음과 같다.In general, the structure of a liquid crystal panel, which is a basic component of a liquid crystal display, will be described.

도 1은 일반적인 액정 패널의 단면을 도시한 단면도이다.1 is a cross-sectional view showing a cross section of a general liquid crystal panel.

액정 패널(20)은 여러 종류의 소자들이 형성된 두 장의 기판(2, 4)이 서로 대응되게 형성되어 있고, 상기 두 장의 기판(2, 4) 사이에 액정층(10)이 개재된 형태로 위치하고 있다.In the liquid crystal panel 20, two substrates 2 and 4 having various kinds of elements are formed to correspond to each other, and the liquid crystal layer 10 is interposed between the two substrates 2 and 4. have.

상기 액정 패널(20)에는 색상을 표현하는 컬러필터가 형성된 상부 기판(4)과 상기 액정층(10)의 분자 배열방향을 변환시킬 수 있는 스위칭 회로가 내장된 하부 기판(2)으로 구성된다.The liquid crystal panel 20 includes an upper substrate 4 having a color filter representing a color and a lower substrate 2 having a switching circuit capable of converting a molecular arrangement direction of the liquid crystal layer 10.

상기 상부 기판(4)에는 색을 구현하는 컬러필터층(8)과, 상기 컬러필터층(8)을 덮는 공통전극(12)이 형성되어 있다. 상기 공통전극(12)은 액정(10)에 전압을 인가하는 한쪽전극의 역할을 한다. 상기 하부 기판(2)은 스위칭 역할을 하는 박막 트랜지스터(S)와, 상기 박막 트랜지스터(S)로부터 신호를 인가받고 상기 액정(10)으로 전압을 인가하는 다른 한쪽의 전극역할을 하는 화소전극(14)으로 구성된다. The upper substrate 4 includes a color filter layer 8 for implementing colors and a common electrode 12 covering the color filter layer 8. The common electrode 12 serves as one electrode for applying a voltage to the liquid crystal 10. The lower substrate 2 has a thin film transistor S serving as a switching function and a pixel electrode 14 serving as an electrode for receiving a signal from the thin film transistor S and applying a voltage to the liquid crystal 10. It is composed of

상기 화소전극(14)이 형성된 부분을 화소부(P)라고 한다.The portion where the pixel electrode 14 is formed is called the pixel portion P. FIG.

그리고, 상기 상부 기판(4)과 하부 기판(2)의 사이에 주입되는 액정(10)의 누설을 방지하기 위해, 상기 상부 기판(4)과 하부 기판(2)의 가장자리에는 실란트(sealant : 6)로 봉인되어 있다.In order to prevent leakage of the liquid crystal 10 injected between the upper substrate 4 and the lower substrate 2, sealants (sealant) is formed at the edges of the upper substrate 4 and the lower substrate 2. It is sealed with).

상기 도 1에 도시된 하부 기판(2)의 평면도를 나타내는 도 2를 참조하여 하부 기판(2)의 작용과 구성을 상세히 설명하면 다음과 같다.The operation and configuration of the lower substrate 2 will be described in detail with reference to FIG. 2, which shows a plan view of the lower substrate 2 shown in FIG. 1.

하부 기판(2)에는 화소전극(14)이 형성되어 있고, 상기 화소전극(14)의 수직 및 수평 배열 방향에 따라 각각 데이터 배선(24) 및 게이트 배선(22)이 형성되어 있다. The pixel electrode 14 is formed on the lower substrate 2, and the data line 24 and the gate line 22 are formed in the vertical and horizontal alignment directions of the pixel electrode 14, respectively.

그리고, 능동행렬 액정 표시장치의 경우, 화소전극(14)의 한쪽 부분에는 상기 화소전극(14)에 전압을 인가하는 스위칭 소자인 박막 트랜지스터(S)가 형성되어 있다. 상기 박막 트랜지스터(S)는 게이트 전극(26), 소스 및 드레인 전극(28, 30)으로 구성되며, 상기 게이트 전극(26)은 상기 게이트 배선(22)에 연결되어 있고, 상기 소스 전극(28)은 상기 데이터 배선(24)에 연결되어 있다.In the active matrix liquid crystal display device, a thin film transistor S, which is a switching element for applying a voltage to the pixel electrode 14, is formed at one portion of the pixel electrode 14. The thin film transistor S includes a gate electrode 26, source and drain electrodes 28 and 30, and the gate electrode 26 is connected to the gate wiring 22, and the source electrode 28 Is connected to the data line 24.

그리고, 상기 드레인 전극(30)은 상기 화소전극(14)에 통상적으로 콘택홀(미도시)을 통해 전기적으로 연결되어 있다. In addition, the drain electrode 30 is electrically connected to the pixel electrode 14 through a contact hole (not shown).

상술한 능동행렬 액정 표시장치의 동작을 살펴보면 다음과 같다.The operation of the active matrix liquid crystal display device described above is as follows.

스위칭 박막 트랜지스터의 게이트 전극(26)에 전압이 인가되면, 데이터 신호가 화소전극(14)으로 인가되고, 게이트 전극(26)에 신호가 인가되지 않는 경우에는 화소전극(14)에 데이터 신호가 인가되지 않는다.When a voltage is applied to the gate electrode 26 of the switching thin film transistor, the data signal is applied to the pixel electrode 14, and when the signal is not applied to the gate electrode 26, the data signal is applied to the pixel electrode 14. It doesn't work.

일반적으로 하부 기판의 제조공정은 만들고자 하는 각 소자에 어떤 물질을 사용하는가 혹은 어떤 사양에 맞추어 설계하는가에 따라 결정되는 경우가 많다.In general, the manufacturing process of the lower substrate is often determined by what material is used for each device to be made or designed according to the specification.

예를 들어, 과거 소형 액정 표시장치의 경우는 별로 문제시되지 않았지만, 18인치 이상의 대면적, 고해상도(예를 들어 SXGA, UXGA 등) 액정 표시장치의 경우에는 게이트 배선 및 데이터 배선에 사용되는 재질의 고유 저항값이 화질의 우수성을 결정하는 중요한 요소가 된다. 따라서, 대면적/고해상도의 액정 표시소자의 경 우에는 게이트 배선 및 데이터 배선의 재질로 알루미늄 또는 알루미늄 합금과 같은 저항이 낮은 금속을 사용하는 것이 바람직하다.For example, in the past, the small liquid crystal display was not a problem, but in the case of a large area of 18 inches or more and a high resolution (eg SXGA, UXGA, etc.) liquid crystal display, the material used for the gate wiring and the data wiring is inherent. The resistance value is an important factor in determining the superiority of the image quality. Therefore, in the case of a large area / high resolution liquid crystal display device, it is preferable to use a metal having a low resistance such as aluminum or an aluminum alloy as the material of the gate wiring and the data wiring.

이하, 종래의 능동행렬 액정 표시장치의 제조공정을 도 3a 내지 도 3e를 참조하여 상세히 설명한다.Hereinafter, a manufacturing process of a conventional active matrix liquid crystal display will be described in detail with reference to FIGS. 3A to 3E.

일반적으로 액정 표시장치에 사용되는 박막 트랜지스터의 구조는 역 스태거드(Inverted Staggered)형 구조가 많이 사용된다. 이는 구조가 가장 간단하면서도 성능이 우수하기 때문이다. In general, the structure of a thin film transistor used in a liquid crystal display is an inverted staggered structure. This is because the structure is the simplest and the performance is excellent.

또한, 상기 역 스태거드형 박막 트랜지스터는 채널부의 형성 방법에 따라 백 채널 에치형(back channel etch : EB)과 에치 스타퍼형(etch stopper : ES)으로 나뉘며, 그 제조 공정이 간단한 백 채널 에치형 구조가 적용되는 액정 표시소자 제조공정에 관해 설명한다.In addition, the reverse staggered thin film transistor is divided into a back channel etch (EB) and an etch stopper (ES) according to a method of forming a channel portion, and a back channel etch type structure having a simple manufacturing process. The manufacturing process of the liquid crystal display element to which is applied is demonstrated.

먼저, 기판(1)에 이물질이나 유기성 물질의 제거와 증착될 게이트 물질의 금속 박막과 유리기판의 접촉성(adhesion)을 좋게하기 위하여 세정을 실시한 후, 스퍼터링(sputtering)에 의하여 금속막을 증착한다. First, cleaning is performed to remove foreign matters or organic substances on the substrate 1 and to improve the adhesion between the metal thin film of the gate material to be deposited and the glass substrate, and then the metal film is deposited by sputtering.

도 3a는 상기 금속막 증착 후에 제 1 마스크로 패터닝하여 게이트 전극(30)과 스토리지 전극(32)를 형성하는 단계이다. 3A is a step of forming a gate electrode 30 and a storage electrode 32 by patterning with a first mask after the deposition of the metal film.

능동 행렬 액정 표시장치의 동작에 중요한 게이트 전극(30)에 사용되는 금속은 RC 딜레이(delay)를 작게 하기 위하여 저항이 작은 알루미늄이 주류를 이루고 있으나, 순수 알루미늄은 화학적으로 내식성이 약하고, 후속의 고온 공정에서 힐락(hillock) 형성에 의한 배선 결함문제를 야기시키므로, 알루미늄 배선의 경우 는 합금의 형태로 쓰이거나 적층구조가 적용되기도 한다.The metal used for the gate electrode 30, which is important for the operation of the active matrix liquid crystal display, is mainly composed of aluminum having low resistance to reduce the RC delay, but pure aluminum has low chemical resistance and subsequent high temperature. In the case of aluminum wiring, it is used in the form of an alloy or a laminated structure is applied because it causes a wiring defect problem caused by the formation of a hillock in the process.

상기 게이트 전극(30) 및 스토리지 전극(32) 형성후, 그 상부 및 노출된 기판 전면에 걸쳐 게이트 절연막(34)을 증착한다. 또한, 상기 게이트 절연막(34) 상에 연속으로 반도체 물질인 비정질 실리콘(a-Si:H)과 불순물이 함유된 비정질 실리콘(n⁺ a-Si:H)을 증착한다.After the gate electrode 30 and the storage electrode 32 are formed, a gate insulating film 34 is deposited over the top and the entire exposed substrate. In addition, amorphous silicon (a-Si: H), which is a semiconductor material, and amorphous silicon (n ⁺ a-Si: H), which contains impurities, are sequentially deposited on the gate insulating layer 34.

상기 반도체 물질 증착후에 제 2 마스크로 패터닝하여 액티브층(36)과 상기 액티브층과 동일 크기의 오믹 접촉층(ohmic contact layer : 38)을 형성한다(도 3b).After deposition of the semiconductor material, a pattern is formed with a second mask to form an active layer 36 and an ohmic contact layer 38 having the same size as the active layer (FIG. 3B).

상기 오믹 접촉층(38)은 추후 생성될 금속층과 상기 액티브층(36)과의 접촉저항을 줄이기 위한 목적이다.The ohmic contact layer 38 is intended to reduce contact resistance between a metal layer to be formed later and the active layer 36.

도 3c에 도시된 공정은 투명한 도전물질(Transparent Conducting Oxide : TCO)을 증착하고 제 3 마스크로 패터닝하여 화소전극(40)을 형성하는 공정이다. 상기 투명한 도전물질은 광 투과성이 우수한 ITO(Indium Tin Oxide)가 주로 쓰인다. The process illustrated in FIG. 3C is a process of depositing a transparent conducting oxide (TCO) and patterning it with a third mask to form the pixel electrode 40. As the transparent conductive material, indium tin oxide (ITO) having excellent light transmittance is mainly used.

상기 화소전극(40)은 스토리지 전극(32)과 겹쳐지는 형태로 구성되며, 이는 상기 스토리지 전극(32)과 함께 스토리지 캐패시터를 형성하기 위함이다.The pixel electrode 40 is configured to overlap with the storage electrode 32 to form a storage capacitor together with the storage electrode 32.

이후, 도 3d에 도시된 바와 같이 금속층을 증착하고 제 4 마스크로 패터닝하여 소스 전극(42) 및 드레인 전극(44)을 형성한다. 상기 드레인 전극(44)은 상기 화소전극(40)과 소정의 위치에서 접촉하도록 구성된다. 상기 소스 및 드레인 전극(42, 44)은 크롬(Cr) 또는 몰리브덴(Mo) 등의 단일 금속을 사용한다.Thereafter, as shown in FIG. 3D, a metal layer is deposited and patterned with a fourth mask to form a source electrode 42 and a drain electrode 44. The drain electrode 44 is configured to contact the pixel electrode 40 at a predetermined position. The source and drain electrodes 42 and 44 use a single metal such as chromium (Cr) or molybdenum (Mo).

그리고, 상기 소스 및 드레인 전극(42, 44)을 마스크로 하여 상기 소스 전극(42)과 상기 드레인 전극(44) 사이에 존재하는 오믹 접촉층을 제거한다. 만약, 상기 소스 전극(42)과 상기 드레인 전극(44) 사이에 존재하는 오믹 접촉층을 제거하지 않으면 박막 트랜지스터(S)의 전기적 특성에 심각한 문제를 발생시킬 수 있으며, 성능에서도 큰 문제가 생긴다. The ohmic contact layer existing between the source electrode 42 and the drain electrode 44 is removed using the source and drain electrodes 42 and 44 as a mask. If the ohmic contact layer existing between the source electrode 42 and the drain electrode 44 is not removed, serious problems may occur in the electrical characteristics of the thin film transistor S, and a great problem may occur in performance.

상기 오믹 접촉층(38)의 제거에는 신중한 주의가 요구된다. 실제 오믹 접촉층(38)의 식각시에는 그 하부에 형성된 액티브층(36)과 식각 선택비가 없으므로 액티브층(36)을 약 50 ∼ 100 nm 정도 과식각을 시키는데, 식각 균일도(etching uniformity)는 박막 트랜지스터(S)의 특성에 직접적인 영향을 미친다.Careful attention is required to remove the ohmic contact layer 38. When the ohmic contact layer 38 is actually etched, since there is no etching selectivity with the active layer 36 formed thereunder, the active layer 36 is overetched by about 50 to 100 nm, and the etching uniformity is thin It directly affects the characteristics of the transistor S.

최종적으로 도 3e에 도시된 바와 같이 절연막을 증착하고 제 5 마스크로 패터닝하여 액티브층(36)을 보호하기위해 보호막(46)을 형성한다. Finally, as shown in FIG. 3E, an insulating film is deposited and patterned with a fifth mask to form the protective film 46 to protect the active layer 36.

상기 보호막(46)은 액티브층(36)의 불안정한 에너지 상태 및 식각시 발생하는 잔류물질에 의해 박막 트랜지스터 특성에 나쁜 영향을 끼칠 수 있으므로 무기질의 실리콘 질화막(SiN_x) 내지는 실리콘 산화막(SiO₂)이나 유기질의 BCB(BenzoCycloButene) 등으로 형성한다.The passivation layer 46 may adversely affect the characteristics of the thin film transistor due to the unstable energy state of the active layer 36 and the residual material generated during etching, so that the inorganic silicon nitride layer (SiN _x ) or the silicon oxide layer (SiO ₂ ) or the like may be adversely affected. It is formed of organic BCB (BenzoCycloButene).

또한, 상기 보호막(46)은 박막 트랜지스터(S)의 채널영역과 화소영역(P)의 주요 부분을 후속 공정시 발생 가능한 습기나 스크래치(scratch)성 불량으로부터 보호하기 위하여 높은 광투과율과 내습 및 내구성이 있는 물질을 증착한다.In addition, the passivation layer 46 may have high light transmittance, moisture resistance, and durability in order to protect the channel region and the main portions of the pixel region P of the thin film transistor S from moisture or scratch resistance defects that may occur during subsequent processes. This material is deposited.

상술한 공정에 의해서 액정 표시장치의 박막 트랜지스터 기판은 완성되게 된 다.Through the above process, the thin film transistor substrate of the liquid crystal display device is completed.

상기와 같이 종래의 액정 표시장치의 경우에는 박막 트랜지스터 기판인 하판을 제조하기 위해 고온(약 300 ℃ 이상)에서 이루어지는 절연막 및 액티브층 공정을 거쳐야 하고, 이로인해 기판(1)의 열 수축/팽창에 의한 변형이 발생할 수 있다. 이로 인해 박막 트랜지스터를 형성할 때, 미스-얼라인으로 인한 소자의 특성저하와 불량이 발생할 수 있는 단점이 있다. As described above, in the case of the conventional liquid crystal display device, an insulating film and an active layer process formed at a high temperature (about 300 ° C. or more) are required to manufacture a lower plate, which is a thin film transistor substrate, and thus, thermal shrinkage / expansion of the substrate 1 is caused. Deformation may occur. Therefore, when forming the thin film transistor, there is a disadvantage that the deterioration and characteristics of the device due to miss-alignment may occur.

상기와 같은 현상(기판의 열수축/팽창의 문제)은 기판(1)의 크기가 커지면 더욱더 심화된다.The above phenomenon (problem of thermal contraction / expansion of the substrate) is intensified as the size of the substrate 1 increases.

즉, 다시 설명하면, 상기 박막 트랜지스터는 각 구성요소(게이트 전극, 게이트 절연막, 액티브층 등)마다 증착, 포토리소그라피(photo-lithography), 식각(etching)의 공정을 여러번 반복한 결과로 형성되는데, 이러한 다수의 반복적인 공정은 배선의 단락과 단선등을 유발할 수 있는 여러조건들을 거치게 되고, 이러한 복잡한 공정이 행해지는 동안 상기 기판의 왜곡이나 소자의 디펙트(defect)와 같은 다수의 위험을 가만해야 한다.In other words, the thin film transistor is formed as a result of repeating the processes of deposition, photo-lithography, and etching for each component (gate electrode, gate insulating film, active layer, etc.) several times. Many of these repetitive processes go through various conditions that can cause short circuits and disconnection of wires, and during such complex processes, they must tolerate a number of risks, such as distortion of the substrate or defects of the device. do.

또한, 현재 박막 트랜지스터의 액티브층으로 사용되는 비정질 실리콘은 그 전기적 특성상(이동도가 약 1 cm²/Vs) 대면적의 액정 표시장치에 적용하는데 문제가 있다. 즉, 이동도가 현저히 작기 때문에 상기 비정질 실리콘을 대면적의 액정 표시 장치(약 20" 이상의 면적)의 스위칭 소자로 사용할 경우 잔상(residual image) 등의 화질저하를 가져올 수 있는 단점이 있다.In addition, amorphous silicon, which is currently used as an active layer of a thin film transistor, has a problem in that it is applied to a liquid crystal display having a large area due to its electrical characteristics (mobility of about 1 cm ² / Vs). That is, since the mobility is remarkably small, when the amorphous silicon is used as a switching element of a large-area liquid crystal display device (area of about 20 ″ or more), there is a disadvantage in that image quality such as residual image may be degraded.

또한, 종래의 기술로 대면적의 액정 표시장치를 제작할 경우 고가의 CVD 장비를 별도로 도입해야 하기 때문에 제품 원가가 상승하는 문제점이 있다.In addition, when a large-area liquid crystal display device is manufactured according to the related art, expensive CVD equipment has to be introduced separately, resulting in an increase in product cost.

상기와 같은 문제점을 해결하기 위해 본 발명에서는 화질의 특성저하와 제작공정이 용이한 대면적의 액정 표시장치를 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a large-area liquid crystal display device having a deterioration in image quality and an easy manufacturing process.

상기와 같은 목적을 달성하기 위해 본 발명에서는 기판에 스위칭 소자가 집적된 나노블록을 안착하기 위한 내장홈 형성방법으로써, 기판을 구비하는 단계와; 상기 기판 상에 금속과 포토레지스트를 순서대로 적층하는 단계와; 상기 포토레지스트를 소정의 마스크를 사용하여 노광하고, 현상하는 단계와; 상기 포토레지스트의 현상에 의해 노출된 금속을 1차 금속 식각하는 단계와; 상기 1차 금속 식각된 금속에 의해 노출된 기판을 상기 1차 금속 식각된 부분의 금속의 가장자리가 오버행이 형성되도록 1차 기판 식각하는 단계와; 상기 1차 기판식각 후에, 상기 1차 금속식각에 의해 형성된 금속의 오버행 형상을 상기 1차 금속식각에 의에 식각된 기판의 안쪽으로 과식각되게 2차 금속 식각하는 단계와; 상기 2차 금속식각 후에 1차 기판 식각된 기판을 상기 2차 금속 식각된 금속의 가장자리가 오버행이 형성되도록 2차 기판 식각하는 단계를 포함하는 기판의 내장홈 형성방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming an embedded groove for seating a nanoblock integrated with a switching element on a substrate, the method comprising: providing a substrate; Stacking metal and photoresist on the substrate in order; Exposing and developing the photoresist using a predetermined mask; Etching the metal exposed by the development of the photoresist; Etching the substrate exposed by the primary metal etched metal such that an edge of the metal of the primary metal etched portion is overhanged; After the primary substrate etching, over-etching the secondary metal in the overhang shape of the metal formed by the primary metal etching to the inside of the substrate etched by the primary metal etching; And etching the first substrate etched substrate after the second metal etching on the second substrate so that the edges of the second metal etched metal are overhanged.

이하, 첨부된 도면을 참조하여 본 발명의 구성을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration of the present invention.

종래의 액정 표시장치와 비교해서 본 발명에 따른 액정 표시장치의 가장 큰 특징은 스위칭 소자를 별도의 제작공정을 통해 미리 제작한다는 것과 상기 미리 제작된 스위칭 소자를 소자산포기술(Fluide Self Assembly ; FSA)을 통해 기판에 내장하는 것이다. Compared with the conventional liquid crystal display device, the biggest feature of the liquid crystal display device according to the present invention is that the switching device is manufactured in advance through a separate manufacturing process, and the prefabricated switching device is a device self-distribution technology (Fluide Self Assembly; FSA). It will be embedded in the substrate through.

여기서, 별도로 제작된 스위칭 소자는 그 크기가 수십 μm 정도로 매우 미세하기 때문에 나노블록이라 칭한다. 상기 나노블록은 반도체 웨이퍼 상에 스위칭 소자를 형성하고, 추후에 개별적으로 절단하여 형성한다.Here, the switching device manufactured separately is called nanoblock because its size is very fine, such as several tens of micrometers. The nanoblocks are formed by forming switching elements on a semiconductor wafer and later cutting them individually.

먼저, 상기 스위칭 소자로 쓰이는 나노블록에 관해 설명하면 다음과 같다.First, the nanoblocks used as the switching element will be described.

도 4는 본 발명에 따른 나노블록(200)의 단면을 도시한 단면도로서, 상기 나노블록(200)은 다수개의 스위칭 소자(박막 트랜지스터 ; 100)를 포함하고 있다.4 is a cross-sectional view of a nanoblock 200 according to the present invention, in which the nanoblock 200 includes a plurality of switching elements (thin film transistors) 100.

상기 박막 트랜지스터(100)는 웨이퍼(50) 상에 형성되며, 그 단면구조는 도 5에서 설명한다.The thin film transistor 100 is formed on the wafer 50 and its cross-sectional structure will be described with reference to FIG. 5.

상기 나노블록(200)은 사다리꼴의 형상을 취한다.The nanoblock 200 has a trapezoidal shape.

도 5는 상기 나노블록(200)에 형성된 박막 트랜지스터의 단면적인 구조를 도시한 단면도로써, 그 제작은 반도체 웨이퍼(wafer ; 50) 상에서 이루어진다.FIG. 5 is a cross-sectional view illustrating a cross-sectional structure of a thin film transistor formed in the nanoblock 200, and fabrication is performed on a semiconductor wafer 50.

상기 도 5에 도시된 박막 트랜지스터(100)를 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)라 부르며, 그 구성을 살펴보면 다음과 같다.The thin film transistor 100 illustrated in FIG. 5 is generally referred to as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), and the configuration thereof is as follows.

먼저, 웨이퍼(50)와 상기 웨이퍼(50) 에는 불순물 반도체 영역(60)이 위치하고, 상기 불순물 영역(60)의 일부가 노출되는 절연막(52)이 상기 웨이퍼(50) 상에 형성된다. 그리고, 상기 불순물 영역(60)과 각각 접촉하는 소스 및 드레인 전극(56, 58)이 상기 절연막(52) 상에 위치하고, 상기 소스 및 드레인 전극(56, 58)의 사이에 게이트 전극(54)이 형성된다. First, an impurity semiconductor region 60 is positioned on the wafer 50 and the wafer 50, and an insulating film 52 on which a portion of the impurity region 60 is exposed is formed on the wafer 50. In addition, source and drain electrodes 56 and 58 in contact with the impurity region 60 are disposed on the insulating layer 52, and a gate electrode 54 is disposed between the source and drain electrodes 56 and 58. Is formed.

상기 반도체 웨이퍼(50)는 단결정 실리콘(C-Si) 또는 갈늄-아사니이드(GaAs) 등이 사용될 수 있으며, 상기 불순물 영역(60)은 상기 반도체 웨이퍼(50)에 불순물(원소주기율표 상의 3족 내지 5족의 원소인 붕소(B) 또는 인(P))을 주입하여 형성한다.The semiconductor wafer 50 may be formed of single crystal silicon (C-Si), gallium-aside (GaAs), or the like, and the impurity region 60 may include impurities (group 3 on the element periodic table) of the semiconductor wafer 50. It is formed by injecting boron (B) or phosphorus (P), which is an element of Groups 5 to 5.

도 6은 상술한 나노블록(200)의 박막 트랜지스터(100)가 형성된 부분의 회로를 도시한 회로도로서, 4개의 박막 트랜지스터(100)가 상/하/좌/우의 대칭을 이루며 형성되어 있다. FIG. 6 is a circuit diagram illustrating a circuit of a portion in which the thin film transistor 100 of the nanoblock 200 is formed, and four thin film transistors 100 are formed in symmetry of up / down / left / right.

상기 각 박막 트랜지스터(100)는 게이트 전극(54)과 소스 및 드레인 전극(56, 58)으로 구성되며, 상기 게이트 전극(54)은 두 개의 게이트 패드(54a, 54b)와 접촉하며, 상기 각 게이트 패드(54a, 54b)는 서로 대칭적인 구조를 취한다. Each thin film transistor 100 includes a gate electrode 54 and source and drain electrodes 56 and 58, and the gate electrode 54 is in contact with two gate pads 54a and 54b. The pads 54a and 54b take a symmetrical structure with each other.

또한, 상기 소스 전극(56)은 데이터 패드(56a)와 접촉하며, 상기 드레인 전극(58)은 드레인 패드(58a)와 접촉한다. In addition, the source electrode 56 is in contact with the data pad 56a, and the drain electrode 58 is in contact with the drain pad 58a.

그리고, 상기 드레인 패드(58a)를 일 전극으로 하는 스토리지 캐패시터(70)가 형성되며, 상기 스토리지 캐패시터(70)의 타 전극은 공통전극 패드(72)로 한다.A storage capacitor 70 having the drain pad 58a as one electrode is formed, and the other electrode of the storage capacitor 70 is a common electrode pad 72.

여기서, 상기 데이터 패드(56a)는 나머지 3개의 소스 전극(56)과 공통적으로 연결되며, 각각 따로 형성할 수 있을 것이다. 즉, 도 6에 도시된 나노블록(200)의 회로도에는 하나의 데이터 패드(56a)에 4개의 소스전극(56)이 각각 연결되어 있지 만, 각각 4개의 데이터 패드와 각각 연결되게 소스 전극을 형성할 수 있을 것이다.Here, the data pad 56a is commonly connected to the remaining three source electrodes 56, and may be formed separately. That is, although four source electrodes 56 are connected to one data pad 56a in the circuit diagram of the nanoblock 200 shown in FIG. 6, the source electrodes are formed to be connected to the four data pads, respectively. You can do it.

또한, 상기 공통전극 패드(70)는 각각 형성된 다수개의 스토리지 캐패시터와 공통적으로 접촉하고 있다.In addition, the common electrode pad 70 is in common contact with a plurality of formed storage capacitors.

상술한 나노블록(200)은 4개의 박막 트랜지스터(100)와 상기 각 박막 트랜지스터(100)의 소스 전극(56)에 신호를 인가하는 데이터 패드(56a)와 상기 드레인 패드(58a)에 연결된 스토리지 캐패시터(70)와 상기 스토리지 캐패시터(70)에 공통적으로 연결된 공통전극 패드(72)로 구성된다.The nanoblock 200 described above includes four thin film transistors 100 and a storage capacitor connected to the data pad 56a and the drain pad 58a for applying a signal to the source electrode 56 of each thin film transistor 100. 70 and a common electrode pad 72 commonly connected to the storage capacitor 70.

전기한바 있지만, 도 6에 도시된 나노블록의 회로도에 의하면, 4개의 박막 트랜지스터(100)는 한 개의 데이터 패드(56a)에 각각의 소스 전극(56)이 연결되어 있으며, 데이터 패드(56a)에 신호가 인가되면, 각각의 박막 트랜지스터(100)는 각 게이트 전극(54)의 신호인가에 따라 개별적으로 동작하게 된다.As described above, according to the circuit diagram of the nanoblock shown in FIG. 6, each of the four thin film transistors 100 is connected to one data pad 56a and each source electrode 56 is connected to the data pad 56a. When a signal is applied, each of the thin film transistors 100 operates individually according to the application of the signal of each gate electrode 54.

한편, 상술한 다수개의 박막 트랜지스터와 스토리지 캐패시터가 형성된 나노블록을 기판에 배치하기 위한 FSA 기술을 설명하면 다음과 같다.Meanwhile, an FSA technology for disposing a nanoblock on which a plurality of thin film transistors and storage capacitors are formed on a substrate will be described.

도 7은 상기 나노블록(200)이 안착될 기판(1)의 단면을 도시한 단면도이다.7 is a cross-sectional view illustrating a cross section of the substrate 1 on which the nanoblocks 200 are to be seated.

스위칭 소자인 나노블록(200)을 배치하기 위해 기판(1)을 준비하고, 상기 나노블록(200)을 배치할 부분을 소정의 방법으로 식각하여, 상기 나노블록(200)이 안착되는 내장홈(300)을 형성한다. 이 때, 상기 내장홈(300)은 상기 나노블록(200)의 하부형태(즉, 사다리꼴 형상의 나노블록에서 그 길이가 작은 쪽)에 맞추어 제작된 것이다. The substrate 1 is prepared in order to arrange the nanoblock 200 as a switching element, and the portion in which the nanoblock 200 is to be disposed is etched by a predetermined method, so that the nanoblock 200 is seated therein. 300). At this time, the built-in groove 300 is made in accordance with the lower shape of the nanoblock 200 (that is, the length thereof is smaller in the trapezoidal nanoblock).

이와 같이 제작된 기판을 계면활성제가 함유된 유동액에 담그고, 상기 유동 액에 잠긴 기판 상에 소정의 방법으로 나노블록(200)을 산포한다.The substrate thus prepared is immersed in a fluid solution containing a surfactant, and the nanoblock 200 is dispersed on the substrate immersed in the fluid by a predetermined method.

이 때, 상기 나노블록(200)이 상기 유동액을 따라 흐르다 기판(1)의 식각홈인 내장홈(200)에 안착되도록 함으로서 기판(1)에 스위칭소자(즉, 나노블록)를 형성하게 된다. At this time, the nanoblock 200 flows along the fluid to be seated in the internal groove 200, which is an etch groove of the substrate 1, thereby forming a switching device (ie, a nanoblock) on the substrate 1. .

상기와 같이 별도로 제작한 스위칭 소자인 나노블록(200)을 기판(1)에 형성된 내장홈(300)에 안착하는 기술을 소자산포기술(Fluide Self Assembly ; FSA)이라 칭한다. 상기 소자산포기술에 관해서는 미국특허 "제 5904545"호에 개시되어 있다.A technology for seating the nanoblock 200, which is a separately manufactured switching device as described above, in the internal groove 300 formed in the substrate 1 is called a device self-dispersion technology (FSA). The device dispersing technique is disclosed in US Pat. No. 5,904,545.

종래의 액정 표시장치의 제작공정에서는 화소전극이 형성되는 하판에 스위칭 소자인 박막 트랜지스터의 제작공정과 화소전극의 형성공정을 동일 기판에서 진행하였으나, 본 발명에서는 별도의 제작공정을 통해 스위칭소자를 제작한다.In the manufacturing process of the conventional liquid crystal display device, the manufacturing process of the thin film transistor, which is a switching element, and the formation process of the pixel electrode are performed on the same substrate in the lower plate where the pixel electrode is formed. do.

본 발명에 따른 스위칭 소자인 나노블록의 제작은 일반적인 비정질 실리콘 박막 트랜지스터와 같은 3단자 소자로 그 역할은 상기 비정질 실리콘 박막 트랜지스터와 같은 스위칭 역할을 하며, 전기적 특성은 단결정 실리콘 또는 갈륨-아사나이드의 웨이퍼 상에서 제조되기 때문에 일반적으로 비정질 실리콘을 사용하는 박막 트랜지스터보다 우수하다.Fabrication of the nanoblock as the switching device according to the present invention is a three-terminal device, such as a typical amorphous silicon thin film transistor, the role of which is the same as the switching of the amorphous silicon thin film transistor, the electrical characteristics of a wafer of single crystal silicon or gallium-asnade It is generally superior to thin film transistors using amorphous silicon because it is manufactured in

상술한 FSA 기술은 상기 나노블록(200)의 방향까지는 제어하지 못하게 된다.The above-described FSA technology does not control the direction of the nanoblock 200.

따라서, 상기 나노블록(200)의 회로도인 도 6에 도시한 바와 같이 4개의 박막 트랜지스터(100)는 각각 대칭적인 구조를 취하도록 설계되며, 상기 각 박막 트랜지스터에 신호를 인가하는 데이터 패드, 게이트 패드 등의 단자들도 역시 대칭적인 구조를 갖게 된다.Therefore, as shown in FIG. 6, which is a circuit diagram of the nanoblock 200, the four thin film transistors 100 are designed to have a symmetrical structure, respectively, and a data pad and a gate pad applying a signal to each thin film transistor. The terminals of the back also have a symmetrical structure.

또한, 상기 나노블록(200)의 회로구성은 특성에 맞게끔 변경이 가능하며, 도 6에 도시된 회로도에는 한정되지 않는다. 예를 들어, 상기 나노블록(200)에 한 개의 박막 트랜지스터를 형성하고, 각 패드를 어떤 위치에서 보아도 서로 대칭적인 구조를 갖도록 형성할 수 있을 것이다.In addition, the circuit configuration of the nanoblock 200 can be changed to suit the characteristics, it is not limited to the circuit diagram shown in FIG. For example, one thin film transistor may be formed in the nanoblock 200, and each pad may be formed to have a symmetrical structure with each pad at any position.

제 1 실시예First embodiment

하기 기술될 내용은 상술한 나노블록(200)과 이를 이용한 소자산포기술(FSA)을 통해 상기 나노블록(200)을 내장홈(300)이 형성된 기판에 안착시킬 때, 상기 나노블록(200)이 상기 내장홈(300)에 안전하게 안착되도록 상기 내장홈을 형성하는 방법에 관한 것이다.The following description will be made when the nanoblock 200 is seated on the substrate on which the internal groove 300 is formed through the nanoblock 200 and the device dispersing technology (FSA) using the same. It relates to a method for forming the built-in groove to be securely seated in the built-in groove (300).

즉, 도 7에 도시된 도면에서와 같이 직선 형태의 경사면을 갖는 내장홈(300)은 나노블록(200)이 안착되더라도 내장홈(300)의 내부에서 상기 나노블록(200)이 뒤틀릴 수 있기 때문에 좀 특별한 구조를 가져야 한다. 이를 위해 본 발명에서는 내장홈의 내부에 상기 나노블록(200)을 지지할 수 있는 지지부가 형성된 내장홈을 만드는 것이다.That is, in the interior groove 300 having a straight inclined surface as shown in FIG. 7, even when the nanoblock 200 is seated, the nanoblock 200 may be distorted within the interior groove 300. So you have to have a special structure. To this end, the present invention is to create a built-in groove formed in the support portion that can support the nanoblock 200 inside the built-in groove.

도 8a 내지 도 8d는 본 발명의 제 1 실시예에 따른 기판(1)에 내장홈(300)을 형성하는 공정을 도시한 도면으로, 먼저 도 8a에 관해 설명하면, 도 8a는 기판(1) 상에 금속층(150)과 포토레지스트(PR ; 160)를 형성하고, 사진식각 공정을 통해 내장홈이 형성될 영역(H)의 PR을 패터닝한다.8A to 8D illustrate a process of forming the internal groove 300 in the substrate 1 according to the first embodiment of the present invention. First, referring to FIG. 8A, FIG. 8A illustrates the substrate 1. The metal layer 150 and the photoresist PR 160 are formed on the substrate, and the PR of the region H in which the internal grooves are to be formed is patterned through a photolithography process.

여기서, 상기 금속층(150)은 추후 공정에서 기판(1)의 식각시 사용되는 기판(1)의 식각액에 의해 식각되지 않는 금속을 사용하는데 몰리브덴(Mo), 크롬(Cr), 텅스텐(W) 등의 내식성이 강한 금속이 사용된다.Here, the metal layer 150 is a metal that is not etched by the etchant of the substrate 1 used in the etching of the substrate 1 in a later process, such as molybdenum (Mo), chromium (Cr), tungsten (W), etc. A metal with strong corrosion resistance is used.

도 8b는 상기 도 8a에서 패터닝된 PR(160)을 마스크로하여 노출된 금속층(150)과 기판(1)을 1차 식각하는 단계를 도시한 도면이다.FIG. 8B is a diagram illustrating a step of first etching the exposed metal layer 150 and the substrate 1 by using the patterned PR 160 as a mask in FIG. 8A.

여기서, 상기 기판(1)의 1차 식각시 상기 패터닝된 금속층(152)의 가장자리가 오버행(overhang ; O) 형상을 같도록 과식각한다.Here, in the first etching of the substrate 1, the edge of the patterned metal layer 152 is overetched so that the overhang (O) shape is the same.

이 때, 상기 기판(1)의 1차 식각시 최종적으로 형성될 내장홈의 전체 깊이의 약 2/3 정도만 식각한다.At this time, during the first etching of the substrate 1, only about 2/3 of the total depth of the internal grooves to be finally formed are etched.

도 8c는 도 8b에서 오버행 형상을 갖도록 1차 식각에 의해 패터닝된 금속층(152)의 오버행(O)의 가장자리를 2차 식각각하여 그 상에 형성된 패터닝된 PR(160)의 가장자리가 오버행 형상이 되도록 즉, 상기 금속층(152)을 과식각한다.FIG. 8C illustrates that the edge of the patterned PR 160 formed by etching the edge of the overhang O of the metal layer 152 patterned by the primary etching to have the overhang shape in FIG. 8B has an overhang shape. In other words, the metal layer 152 is overetched.

도 8d는 2차 식각된 금속층(152)을 마스크로하여 상기 기판(1)을 2차 식각하는 단계를 도시하고 있다.8D illustrates a step of second etching the substrate 1 using the second etched metal layer 152 as a mask.

상기 기판(1)의 2차 식각은 내장홈의 전체 깊이의 1/3을 식각하게 된다.Secondary etching of the substrate 1 etches one third of the total depth of the internal grooves.

상기와 같이 기판(1)을 2차 식각하게 되면 1차 식각에 의해 패터닝된 기판(1)의 모서리부분(I)이 전체적으로 다른 부분보다 식각이 빨리되기 때문에 도 8e에 도시된바와 같이 최종적으로 형성되는 내장홈(300)에는 두 군데의 지지부가 형성된다.When the substrate 1 is secondly etched as described above, the edge portion I of the substrate 1 patterned by the first etch is etched faster than the other portions as a whole, so that the substrate 1 is finally formed as shown in FIG. 8E. The built-in groove 300 is formed with two support parts.

이후, 상기 내장홈의 형성시 내장홈 이외의 부분이 식각되는 것을 방지하기 위해 형성된 금속층(152)과 PR(160)을 제거하여 내장홈이 형성된 기판을 완성한다.Subsequently, the metal layer 152 and the PR 160 formed to prevent the portions other than the embedded grooves from being etched during the formation of the embedded grooves are removed to complete the substrate on which the embedded grooves are formed.

상술한바와 같이 본 발명에 따라 기판(1)을 식각하여 내장홈을 형성하면, 상기 내장홈의 둘레부분에 형성된 지지부에 의해 내장되는 나노블록(200)이 상기 내장홈에 안전하게 안착되는 효과가 있다.As described above, when the substrate 1 is etched to form an embedded groove according to the present invention, there is an effect that the nanoblock 200 embedded by the support formed in the peripheral portion of the embedded groove is safely seated in the embedded groove. .

제 2 실시예Second embodiment

본 발명에 따른 제 2 실시예는 상기 내장홈의 형성시 마스크로 사용한 금속층(152)을 사용하여 배선을 형성하는 것에 관한 것이다.A second embodiment according to the present invention relates to the formation of wiring using the metal layer 152 used as a mask when forming the internal grooves.

즉, 도 9에 도시된 도면에서와 같이, 내장홈(300)의 형성시 마스크 금속으로 사용된 금속층을 패터닝하여 게이트 또는 데이터 배선(170)을 형성한다.That is, as shown in FIG. 9, the gate layer or the data line 170 is formed by patterning a metal layer used as a mask metal when the internal groove 300 is formed.

본 발명에서는 기판(1)을 식각하여 내장홈(300)과 상기 내장홈(300)의 형성시 사용된 금속층을 재활용하여 게이트 배선 또는 데이터 배선을 형성하는 것에 관한 것이므로 구체적인 액정 표시장치의 제작방법에 관해서는 설명하지 않는다.The present invention relates to forming a gate wiring or a data wiring by etching the substrate 1 to recycle the embedded groove 300 and the metal layer used to form the embedded groove 300. It does not explain.

상기와 같이 마스크(즉, 기판의 식각 방지막)로 사용한 금속층을 재활용하여 게이트 배선 또는 데이터 배선을 형성함으로서, FSA 기술을 사용한 액정 표시장치의 제조공정이 단순해지는 장점이 있다.As described above, the metal layer used as the mask (ie, the anti-etching layer of the substrate) is recycled to form the gate line or the data line, thereby simplifying the manufacturing process of the liquid crystal display device using the FSA technology.

상술한 바와 같이 본 발명에 따른 실시예는 다른 공정을 통해 미리 제작된 스위칭 소자가 집적된 나노블록을 내장하는 기판의 내장홈 형성 방법에 관한 것으로, 본 발명에 따른 내장홈 형성방법에 의해 형성된 내장홈에 사다리꼴 형상의 나 노블록이 안착되면, 지지부에 의해 내장홈의 내부에 완전하게 안착될 수 있는 장점이 있다.As described above, the embodiment according to the present invention relates to a method of forming a built-in groove of a substrate in which a nanoblock in which a pre-fabricated switching device is integrated is integrated through another process. If the trapezoidal nanoblock is seated in the groove, there is an advantage that can be completely seated in the interior of the built-in groove by the support.

또한, 내장홈의 형성시 기판의 식각 방지 마스크로 사용된 금속층을 재활용하여 데이터 또는 게이트 배선을 형성함으로써, 추후 액정 표시장치의 제작시 제작공정이 감소되는 장점이 있다.
In addition, by forming the data or gate wiring by recycling the metal layer used as an etch stop mask of the substrate at the time of forming the internal groove, there is an advantage that the manufacturing process in the later manufacturing of the liquid crystal display device is reduced.

Claims (5)

기판에 스위칭 소자가 집적된 나노블록을 안착하기 위한 내장홈 형성방법으로써, As a method of forming an internal groove for mounting a nanoblock integrated with a switching element on a substrate, 기판을 구비하는 단계와;Providing a substrate; 상기 기판 상에 금속과 포토레지스트를 순서대로 적층하는 단계와;Stacking metal and photoresist on the substrate in order; 상기 포토레지스트를 제 1 마스크를 사용하여 노광하고, 현상하는 단계와;Exposing and developing the photoresist using a first mask; 상기 포토레지스트의 현상에 의해 노출된 상기 금속을 1차 금속 식각하는 단계와;Primary metal etching the metal exposed by the development of the photoresist; 상기 1차 금속 식각된 상기 금속에 의해 노출된 상기 기판을 상기 1차 금속 식각된 부분의 상기 금속의 가장자리가 오버행이 형성되도록 1차 기판 식각하는 단계와;Etching the substrate exposed by the primary metal etched metal such that an edge of the metal of the primary metal etched portion is overhanged; 상기 1차 기판 식각 단계 후에, 상기 1차 금속식각에 의해 형성된 상기 금속의 오버행 형상을 상기 1차 금속식각에 의해 식각된 상기 기판의 안쪽으로 과식각되게 2차 금속 식각하는 단계와;After the primary substrate etching step, second overetching of the metal formed by the primary metal etching to overetch the inside of the substrate etched by the primary metal etching; 상기 2차 금속 식각 단계 후에 1차 기판 식각된 상기 기판을 상기 2차 금속 식각된 상기 금속의 가장자리가 오버행이 형성되도록 2차 기판 식각하는 단계 Etching the first substrate etched substrate after the second metal etching step so that an edge of the second metal etched metal is overhanged; 를 포함하는 기판의 내장홈 형성방법.Built-in groove forming method of the substrate comprising a. 청구항 1에 있어서,The method according to claim 1, 상기 기판은 유리인 기판의 내장홈 형성방법.And the substrate is glass. 청구항 1에 있어서,The method according to claim 1, 상기 1차 기판식각에 의해 식각된 기판의 깊이는 2차 기판식각에 의해 식각된 깊이의 1/3 근처인 기판의 내장홈 형성방법.And a depth of the substrate etched by the primary substrate etch is about one third of the depth etched by the second substrate etch. 청구항 1에 있어서,The method according to claim 1, 상기 금속은 몰리브덴, 텅스텐, 크롬 등으로 구성된 집단에서 선택한 물질인 기판의 내장홈 형성방법.Wherein the metal is a material selected from the group consisting of molybdenum, tungsten, and chromium. 청구항 1에 있어서,The method according to claim 1, 상기 2차 기판 식각 단계 후, 상기 2차 금속 식각된 상기 금속을 제 2 마스크로 패터닝하여 배선을 형성하는 단계를 더욱 포함하는 기판의 내장홈 형성방법.And forming a wiring by patterning the second metal etched metal with a second mask after the second substrate etching step.

Images