KR20010065639A - 반도체 소자의 콘택/비아 결함 검사방법 - Google Patents

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Abstract

SEM을 이용하여 반도체 장치의 콘택 또는 비아의 이상 유무를 검사할 수 있는 결함검사 방법이 개시되어 있다. 이 방법은, 콘택 또는 비아를 포함하는 회로 소자가 형성된 웨이퍼의 적어도 한 쌍의 콘택 또는 비아의 위치를 지정하고, 지정된 위치의 콘택 또는 비아의 2차 전자 발산강도를 측정하여 디지털 신호로 전환하고, 디지털 신호로 전환된 각 쌍의 값들을 감산하여 좌표의 함수로 출력한 다음, 정상적인 콘택 또는 비아에서 출력된 값과 비교함으로써, 웨이퍼의 손실없이 빠른 시간 내에 콘택 또는 비아에 관련된 결함들을 효과적으로 검사할 수 있고, 웨이퍼 전체 또는 칩 전체에서 문제가 발생하는 경우에도 그 문제점을 효과적으로 찾아낼 수 있다.

Description

반도체 소자의 콘택/비아 결함 검사방법{Test method for defect contact/via in semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 주사형 전자 현미경을 이용하여 반도체 소자의 콘택 또는 비아(via)의 결함발생 유무를 검사할 수 있는 방법에 관한 것이다.
반도체 소자의 제조과정에서 웨이퍼의 수율(yield)을 악화시키는 결함(defect)의 많은 부분이 배선과 관련된 결함인 것으로 알려져 있다. 반도체 소자의 집적도가 높아질수록 단위 배선의 크기는 줄어들면서 동시에 전체 배선 구조는 더 복잡해지기 때문에, 이러한 결함들이 수율에 미치는 영향은 더욱 커진다. 특히, 논리 소자(logic device)와 같이 다층배선이 필요한 경우에는, 트랜지스터층과 금속 배선층을 연결하는 콘택 또는 금속 배선층 사이를 연결하는 비아(via)와 관련된 결함들의 영향이 중요해질 것이다.
그러나, 이러한 콘택 또는 비아(via)와 관련된 결함들은 기존의 광학 현미경 또는 주사형 전자 현미경(Scanning Electron Microscopy; SEM) 등을 이용한 시각적 검사장비로는 잘 관측되지 않는 문제점이 있다. 따라서, 콘택 또는 비아와 관련된 결함들은 제조공정 중의 일부 또는 전부를 마친 웨이퍼를 제조라인 외부로 꺼내서 전기적 테스트를 실시하거나 또는 단면 검사를 실시함으로써 그 이상 유무를 검사하였다. 그러나, 이러한 형태의 분석은 그 분석의 결과가 도출되기까지 너무 많은 시간이 소요될 뿐만 아니라, 분석이 이루어지는 웨이퍼가 손실되는 문제점이 있다.
이러한 문제점을 개선하기 위하여, 최근 전자선을 이용하여 콘택 또는 비아의 내부에 숨겨져 있는 결함들을 자동으로 찾아내는 장비가 개발되었다. 그러나, 이 장비는 가격이 지나치게 비싸고 부피가 크기 때문에 제조라인에 새로이 설치하기 어려운 단점이 있다. 뿐만 아니라, 이 장비는 웨이퍼 내부에서 각 칩의 동일한 위치에 존재하는 형상을 비교하거나 또는 특정 위치 주변에 있는 유사한 형태의 영상을 상호 비교하여 결함을 찾아내기 때문에, 불규칙하게 발생하는 결함(random defect)을 잘 찾아내는 장점이 있는 반면, 웨이퍼 전체 또는 칩 전체에서 발생하는 문제점은 찾아내지 못하는 한계가 있다.
따라서, 이러한 문제점들을 극복하기 위해서는 다음의 조건을 충족시키는 검사방법 또는 검사장비의 개발이 필요하다.
첫째, 콘택 또는 비아와 관련된 결함을 제조라인 외부에서 웨이퍼를 훼손시키지 않고 찾아낼 수 있어야 한다.
둘째, 웨이퍼의 검사 및 검사 결과의 분석에 많은 시간이 소요되지 않아야 한다.
셋째, 검사장비를 구비하는 데 소요되는 비용이 적어야 하며, 또한 분석장비가 제조라인 내부에서 점유하는 공간이 작아야 한다. 가급적이면 제조라인에 설치되어 있는 기존의 시각적 검사장비를 응용할 수 있어야 한다.
넷째, 불규칙하게 발생하는 결함뿐만 아니라, 공정의 이상 또는 공정장비의 이상으로 인해 웨이퍼 전체 또는 칩 전체에서 발생하는 문제점도 찾아낼 수 있어야 한다.
본 발명의 목적은 상기와 같은 조건을 만족시킬 수 있는 반도체 소자의 콘택/비아 결함 검사방법을 제공하는 데에 있다.
도 1은 전자 빔을 이용하여 콘택홀의 이상 유무를 조사하는 원리를 설명하기 위한 SEM 사진 및 단면을 나타낸 도면,
도 2는 반도체 소자의 셀 내부에서의 활성영역, 게이트라인 및 콘택홀의 배치를 나타낸 평면도,
도 3a는 활성영역위의 절연막의 두께가 8,500Å 정도인 웨이퍼에 8,000Å 깊이의 콘택홀을 형성한 상태의 SEM 사진,
도 3b는 도 3a의 콘택홀에 텅스텐 플러그를 형성한 후의 SEM 사진,
도 4a는 활성영역위의 절연막의 두께가 8,500Å 정도인 웨이퍼에 11,000Å 깊이의 콘택홀을 형성한 상태의 SEM 사진,
도 4b는 도 4a의 콘택홀에 텅스텐 플러그를 형성한 후의 SEM 사진,
도 5는 텅스텐 플러그를 형성한 후에 도 3a와 동일한 구조를 가지고 있는 셀을 SEM으로 조사하였을 때 나타나는 영상을 도시한 도면,
도 6은 콘택홀의 이상 유무를 효과적으로 검증하기 위해 기존의 SEM 장비에 추가하는 영상처리(image processing) 기능을 설명하기 위한 도면이다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 결함검사 방법은, 콘택 또는 비아를 포함하는 회로 소자가 형성된 웨이퍼에, 전자 빔을 조사하는 단계와, 웨이퍼에서 발산되는 2차 전자의 발산강도 차이를 비교하는 단계를 포함한다.
본 발명의 결함 검사방법에 있어서, 2차 전자의 발산강도 차이를 SEM을 이용하여 비교하는 것이 바람직하다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 결함검사 방법은 또한, 콘택 또는 비아를 포함하는 회로 소자가 형성된 웨이퍼의 적어도 한 쌍의 콘택 또는 비아의 위치를 지정하는 단계와, 지정된 위치의 콘택 또는 비아의 2차 전자 발산강도를 측정하여 디지털 신호로 전환하는 단계와, 디지털 신호로 전환된 각 쌍의 값들을 감산하여 좌표의 함수로 출력하는 단계, 그리고 정상적인 콘택 또는 비아에서 출력된 값과 비교하는 단계를 포함한다.
본 발명의 결함 검사방법에 있어서, 콘택 또는 비아의 위치를 지정하는 단계에서 특정 칩의 위치를 나타내는 좌표와, 그 칩 내부의 특정 셀의 위치를 나타내는 좌표 및 그 셀 내부의 특정 위치를 나타내는 좌표를 사용하는 여섯 숫자 좌표로 나타내는 것이 바람직하다. 그리고, 상기 2차 전자의 발산강도를 SEM을 이용하여 측정한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
본 발명에서 제시하는 콘택 또는 비아의 결함을 찾아내는 원리는 SEM의 전자선이 유발하는 2차 전자 발산강도(secondary electronic emission intensity)의 차이를 이용하는 것이다.
도 1은 전자 빔을 이용하여 콘택홀의 이상 유무를 조사하는 원리를 설명하기 위한 SEM 사진 및 단면을 나타낸 것으로, 본 발명의 원리를 콘택홀의 예를 들어 설명하면 다음과 같다.
그라운드(ground)에 전기적으로 연결된 콘택홀의 경우에는 외부에서 주사된 전자들이 그라운드로 빠져나가는 반면, 그라운드와 전기적으로 절연된 콘택홀의 경우에는 외부에서 주사된 전자들이 콘택홀의 표면을 따라 축적된다. 그 결과, 그라운드에 전기적으로 연결된 콘택홀과 절연된 콘택홀 사이에는 전위차가 발생하며, 이러한 전위차는 각각의 콘택홀에서 발생되는 2차 전자의 양 및 에너지 분포에서 차이를 발생시키기 때문에 각각의 콘택홀의 밝기가 다르게 나타난다. 일반적으로, 특정 회로 요소(circuit element)에서 결함이 발생하면, 그 결함이 발생한 부위에서 발산되는 2차 전자의 양 및 상태는 정상적으로 형성된 회로 요소에서 발산되는 2차 전자의 양 및 상태와 다르기 때문에 결함이 있는 부위를 찾을 수 있다.
도 2 내지 도 4b는 이러한 원리를 이용하여 SEM으로 콘택홀 및 그 콘택홀을 채운 텅스텐 플러그(plug)의 이상 유무를 검사한 결과를 도시한 것으로, 도 2는 셀 내부에서의 활성영역(5), 게이트라인(10) 및 콘택홀(15, 20)의 전형적인 배치를 나타낸 평면도이고, 도 3a 및 도 4a는 활성영역위의 절연막의 두께가 8,500Å 정도인 웨이퍼에 각각 8,000Å 및 11,000Å 깊이의 콘택홀을 형성한 상태의 SEM 사진이며, 도 3b 및 도 4b는 각각의 콘택홀에 텅스텐 플러그를 형성한 후의 SEM 사진들이다.
대부분의 반도체 칩은 도 2에 나타난 바와 같이, 활성영역에 형성된 콘택홀(15)과, 이 활성영역과 전기적으로 분리된 게이트라인(10) 위에 형성된 콘택홀(20)이 서로 이웃하여 규칙적으로 배열된 셀을 포함하고 있다. 이러한 셀에 식각깊이를 달리하여 콘택홀을 형성한 후 그 식각깊이에 따라 각각의 콘택홀이 방출하는 2차 전자 발산강도를 비교하였다.
도 3a 및 도 4a에 도시된 바와 같이, 비정상적으로 식각이 이루어져 콘택홀이 활성영역과 전기적으로 분리된 경우(도 3a)에는 활성영역에 형성된 콘택홀과 게이트라인 위에 형성된 콘택홀의 영상, 즉 2차 전자 발산강도 사이에 차이가 없다.
반면, 식각이 정상적으로 이루어져 콘택홀이 활성영역과 전기적으로 연결된 경우(도 4a)에는 활성영역에 형성된 콘택홀이 게이트라인 위에 형성된 콘택홀보다 어둡게 나타났다. 즉, 정상적으로 형성된 콘택홀과 비정상적으로 형성된 콘택홀이 방출하는 2차 전자 발산강도가 확연하게 다르게 나타났음을 알 수 있다.
각각의 콘택홀에 텅스텐을 채워 플러그를 형성한 경우(도 3b 및 도 4b)에도, 비정상적으로 식각이 이루어진 셀 내부의 텅스텐 플러그와 정상적으로 식각이 이루어진 셀 내부의 텅스텐 플러그가 보여주는 2차 전자 발산강도는 확연하게 차이가 있음을 알 수 있다.
도 5는 텅스텐 플러그를 형성한 후에 도 3a와 동일한 구조를 가지고 있는 셀을 SEM으로 조사하였을 때 나타나는 영상을 도시한 것이다.
도 5를 참조하면, 불규칙한 결함으로 인해 NMOS의 활성영역에 형성된 콘택 중의 일부가 비정상적으로 만들어졌음을 알 수 있다. 즉, 식각이 정상적으로 진행되었음에도 불구하고 불규칙한 결함으로 인해 활성영역에 형성된 콘택의 일부가 비정상적으로 만들어진 것을 SEM을 이용하여 찾아낼 수 있음을 알 수 있다.
결론적으로, SEM으로 검사를 할 때, 각각의 회로 요소가 나타내는 2차 전자 발산강도를 이용하면 웨이퍼 별 또는 칩 별로 발생하는 콘택홀의 문제점을 쉽게 찾아낼 수 있다. 또한, 불규칙적으로 발생하는 비정상적인 콘택도 비록 조사하는 영역에 있어서 제한적이기는 하지만, SEM 영상을 이용하여 쉽게 찾아낼 수 있음을 알 수 있다.
이상과 같은 원리를 이용한 본 발명에 의한 반도체 장치의 검사방법을 상세히 설명한다.
현재 대부분의 반도체 제조라인에는 검사용 장비로 SEM들이 흔하게 배치되어 있는데, 이러한 SEM들은 웨이퍼 내부의 특정 위치를 찾아가는 정교한 시스템이 부가되어 있다. 즉, 엔지니어(engineer)가 외부에서 특정 칩의 위치를 나타내는 좌표(Dx, Dy)와 그 칩 내부의 특정 위치를 나타내는 좌표(X, Y)를 지정하면, SEM은이 네 숫자 좌표(Dx, Dy, X, Y)가 보여주는 정보를 기준으로 하여 웨이퍼 내부의 특정 위치를 자동으로 찾아가 그 부위의 영상(SEM image)을 보여준다. 따라서, 이러한 기능을 갖추고 있는 SEM에 다음과 같은 몇 가지 기능을 추가하면, 상술한 콘택 및 비아의 이상 유무에 대한 검사를 보다 효과적으로 수행할 수 있다.
도 6은 콘택홀의 이상 유무를 효과적으로 검증하기 위해 기존의 SEM 장비에 추가하는 영상처리(image processing) 기능을 설명하기 위한 도면이다.
(1) SEM이 웨이퍼 내부의 특정 위치를 찾아가기 위해 기준으로 삼는 좌표 체계를 현재 일반화되어 있는 네 숫자 좌표체계에서 여섯 숫자 좌표체계로 바꾼다. 즉, 기존의 (Dx, Dy, X, Y)의 좌표체계를 특정 칩의 위치를 나타내는 좌표 (Dx, Dy)와 그 칩 내부의 특정 셀의 위치를 지정하는 좌표 (Cx, Cy), 그리고 그 셀 내부의 특정 위치를 나타내는 좌표 (x, y)를 사용하는 여섯 숫자 좌표체계 (Dx, Dy, Cx, Cy, x, y)로 바꾼다.
(2) 엔지니어가 외부에서 각각의 좌표 값을 입력할 때는 다음과 같은 방법으로 입력하도록 한다.
D_x =a×D_x,o (a:0, 1, 2, 3,.... Dx,o:칩의 x방향의 크기)
D_y =b×D_y,o (b:0, 1, 2, 3,.... Dy,o:칩의 y방향의 크기)
칩 내부에 셀 이 규칙적으로 배열된 경우
C_x = gamma ×c×C_x,o ( gamma :1 이상의 값을 갖는 고정된 자연수, c:0,1, 2,... Cx,o:셀의 x방향의 크기)
C_y = eta ×d×C_y,o ( eta :1 이상의 값을 갖는 고정된 자연수, d:0, 1, 2,... Cy,o:셀의 y방향의 크기)
칩 내부에서 셀이 불규칙적으로 배열되거나 셀의 크기가 다른 경우에는 다음의 식 1과 같다.
, 실수값
, 실수값
, 실수값
, 실수값
일반적으로 한 웨이퍼 내에 존재하는 칩의 수는 약 101∼ 103개 정도이며, 한 개의 칩 내부에 존재하는 셀의 수는 약 105∼ 106개 정도이고, 한 개의 셀 내부에 존재하는 콘택 또는 비아의 수는 1 ∼ 10개 정도가 된다. 따라서, 칩 내부에 셀들이 규칙적으로 배열되어 있을 경우에는 셀 좌표를 지정할 때 도입하는 변수 gamma 값과 eta 값을 적절히 조절함으로써 검사의 조밀도와 검사에 소요되는 시간을 쉽게 조절할 수 있다. 칩 내부에 셀들이 불규칙하게 배열되어 있을 경우에는 식 1과 같이 지정하는 여섯 숫자 좌표체계는 결국 기존의 네 숫자 좌표체계와 동일하다.
(3) 엔지니어가 식 1과 같은 양식으로 입력하는 여섯 숫자 좌표는 반드시 (Dx, Dy, Cx, Cy, x, y)와 (Dx, Dy, Cx, Cy, x+δx, y+δy)의 쌍으로 연계시켜 입력하도록 한다. (δx, δy)는 2차 전자 발산강도를 비교하고자 하는 두 콘택 사이의 거리의 차이를 나타내는 값이다. 즉, 도 6에서 예시한 콘택의 예를 들어 설명하자면, (Dx, Dy, Cx, Cy, x, y)는 NMOS 또는 PMOS 활성영역에 형성된 콘택의 위치를 지정하고, (Dx, Dy, Cx, Cy, x+δx, y+δy)는 그 주변에 존재하는 게이트라인 위에 형성된 콘택의 위치를 지정한다.
(4) 엔지니어가 NMOS 또는 PMOS용 활성영역에 존재하는 콘택과 게이트라인 위에 존재하는 콘택의 위치를 쌍으로 지정하면, SEM 장비는 각각의 지정된 위치에 존재하는 콘택홀의 2차 전자 발산강도, I(Dx, Dy, Cx, Cy, xa, ya)를 측정한 후에 이를 디지털 신호로 전환한다.
(5) 이와 같이 측정된 디지털 신호를 지정된 각각의 쌍끼리 감산한 후, 그 결과를 좌표의 함수로 출력한다. 즉, 다음의 식 2와 같이 나타낸다.
(6) 엔지니어는 그 출력된 값이 정상적으로 형성된 콘택에서 도출된 값과 비교하여 크게 차이가 발생하면 그 위치에 존재하는 콘택홀에 이상이 있는지를 판단할 수 있다. 실제로 지금까지 출시된 대부분의 SEM 장비는 특정 위치를 자동적으로 찾아가는 기능이 부가되어 있기 때문에, 엔지니어가 △IN또는 △IP의 기준값을 미리 정하여 주면, SEM 장비는 자체적으로 웨이퍼 전면에 대해 검사를 실시한 후, 이상이 발생한, 즉 △IN또는 △IP의 기준값과 측정값이 크게 차이가 나는 위치를 한꺼번에 알려줄 수 있다.
(7) 비아와 관련된 결함의 유무를 확인하기 위해서 상술한 방식으로 검사를 할 때에는 비아홀이 형성된 위치와 비아홀이 형성되지 않은 위치를 쌍으로 지정하면 된다. 즉, 비아홀이 형성되지 않은 위치에서 방출되는 2차 전자 발산강도는 변화가 없지만, 비아홀이 형성된 위치에서 방출되는 2차 전자 발산강도는 비아의 상태에 따라 달라지기 때문에 동일한 방식으로 검사가 가능하다.
이상과 같은 (1) 내지 (7)의 항목에서 기술한 검사기능을 기존의 SEM에 부가하기 위해서는, 반도체 칩의 회로 요소에서 방출되는 2차 전자 발산강도를 영상으로 처리하는 소프트웨어(software)와, 주어진 좌표에 따라 웨이퍼를 이동시키는 것과 관련된 소프트웨어, 그리고 관련된 기계적 장치의 일부를 약간 변경하면 된다. 따라서, 상대적으로 저렴한 비용으로 웨이퍼의 손실없이도 빠른 시간내에 콘택 또는 비아에서 발생하는 결함을 검사하는 것이 가능하다. 또한, 칩 내부에 셀들이 규칙적으로 배열되어 있을 때에는 엔지니어는 검사를 진행할 위치를 지정하는 여섯 숫자 좌표를 입력할 때, gamma 값과 eta 값을 조정함으로써 검사의 조밀도를광범위하게 조절할 수 있기 때문에, 검사하고자 하는 결함의 상태 및 검사에 소요할 수 있는 시간적 여유에 따라 적절한 검사방식을 채택할 수 있다.
상기한 바와 같이 본 발명의 결함 검사방법에 의하면,
첫째, 공정이 진행중인 각 단계에서 웨이퍼의 손실없이 빠른 시간 내에 콘택 또는 비아에 관련된 결함들을 효과적으로 검사할 수 있으므로, 개발 또는 양산에 소요되는 비용 및 시간을 줄일 수 있으며, 분석 결과를 빠른 시간내에 피드백(feedback)할 수 있기 때문에 웨이퍼의 수율 향상이 기여할 수 있다.
둘째, 동일한 셀 내의 서로 다른 부위에 형성된 콘택 또는 비아들 간의 2차 전자 발산강도의 차이를 이용하여 결함이 있는 구조를 찾아내기 때문에 웨이퍼 전체 또는 칩 전체에서 문제가 발생하는 경우에도 그 문제점을 효과적으로 찾아낼 수 있다.
셋째, 현재 대부분의 반도체 칩 제조라인에 이미 설치되어 있는 SEM에 약간의 변경만으로도 유사한 형태의 검사가 가능하기 때문에 추가 투자의 비용부담이 적고 공간 부담이 거의 없다.
넷째, 검사의 조밀도와 검사에 사용되는 시간 사이의 자유로운 조절이 용이하다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이가능하다.

Claims (5)

  1. 콘택 또는 비아를 포함하는 회로 소자가 형성된 웨이퍼에, 전자 빔을 조사하는 단계; 및
    상기 웨이퍼에서 발산되는 2차 전자의 발산강도 차이를 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택/비아 결함 검사방법.
  2. 제 1항에 있어서, 상기 2차 전자의 발산강도 차이를 SEM을 이용하여 비교하는 것을 특징으로 하는 반도체 소자의 콘택/비아 결함 검사방법.
  3. 콘택 또는 비아를 포함하는 회로 소자가 형성된 웨이퍼의 적어도 한 쌍의 콘택 또는 비아의 위치를 지정하는 단계;
    상기 지정된 위치의 콘택 또는 비아의 2차 전자 발산강도를 측정하여 디지털 신호로 전환하는 단계;
    상기 디지털 신호로 전환된 각 쌍의 값들을 감산하여 좌표의 함수로 출력하는 단계; 및
    정상적인 콘택 또는 비아에서 출력된 값과 비교하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 결함 검사방법.
  4. 제 3항에 있어서, 콘택 또는 비아의 위치를 지정하는 단계에서,
    특정 칩의 위치를 나타내는 좌표와, 그 칩 내부의 특정 셀의 위치를 나타내는 좌표 및 그 셀 내부의 특정 위치를 나타내는 좌표를 사용하는 여섯 숫자 좌표로 나타내는 것을 특징으로 하는 반도체 장치의 콘택 결함 검사방법.
  5. 제 3항에 있어서, 상기 2차 전자의 발산강도를 SEM을 이용하여 측정하는 것을 특징으로 하는 반도체 소자의 콘택/비아 결함 검사방법.
KR1019990065558A 1999-12-30 1999-12-30 반도체 소자의 콘택/비아 결함 검사방법 KR20010065639A (ko)

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