KR20010065639A - Test method for defect contact/via in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 주사형 전자 현미경을 이용하여 반도체 소자의 콘택 또는 비아(via)의 결함발생 유무를 검사할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method capable of inspecting whether a semiconductor device has a contact or via defect, using a scanning electron microscope.
반도체 소자의 제조과정에서 웨이퍼의 수율(yield)을 악화시키는 결함(defect)의 많은 부분이 배선과 관련된 결함인 것으로 알려져 있다. 반도체 소자의 집적도가 높아질수록 단위 배선의 크기는 줄어들면서 동시에 전체 배선 구조는 더 복잡해지기 때문에, 이러한 결함들이 수율에 미치는 영향은 더욱 커진다. 특히, 논리 소자(logic device)와 같이 다층배선이 필요한 경우에는, 트랜지스터층과 금속 배선층을 연결하는 콘택 또는 금속 배선층 사이를 연결하는 비아(via)와 관련된 결함들의 영향이 중요해질 것이다.It is known that many of the defects that worsen the yield of wafers in the manufacturing of semiconductor devices are defects related to wiring. The higher the degree of integration of the semiconductor device, the smaller the unit wiring and at the same time the overall wiring structure becomes more complex, so that the effect of these defects on the yield is greater. In particular, when multi-layer wiring is required, such as a logic device, the effects of defects related to vias connecting the transistor layer and the metal wiring layer or between the metal wiring layer will be important.
그러나, 이러한 콘택 또는 비아(via)와 관련된 결함들은 기존의 광학 현미경 또는 주사형 전자 현미경(Scanning Electron Microscopy; SEM) 등을 이용한 시각적 검사장비로는 잘 관측되지 않는 문제점이 있다. 따라서, 콘택 또는 비아와 관련된 결함들은 제조공정 중의 일부 또는 전부를 마친 웨이퍼를 제조라인 외부로 꺼내서 전기적 테스트를 실시하거나 또는 단면 검사를 실시함으로써 그 이상 유무를 검사하였다. 그러나, 이러한 형태의 분석은 그 분석의 결과가 도출되기까지 너무 많은 시간이 소요될 뿐만 아니라, 분석이 이루어지는 웨이퍼가 손실되는 문제점이 있다.However, defects associated with such contacts or vias are not easily observed with visual inspection equipment using conventional optical microscopes or scanning electron microscopy (SEM). Thus, defects associated with contacts or vias were examined for defects by taking the wafers out of the fabrication line out of the manufacturing line and performing electrical tests or cross-sectional inspection. However, this type of analysis does not only take too much time until the results of the analysis are derived, but also suffers from the loss of the wafer on which the analysis is performed.
이러한 문제점을 개선하기 위하여, 최근 전자선을 이용하여 콘택 또는 비아의 내부에 숨겨져 있는 결함들을 자동으로 찾아내는 장비가 개발되었다. 그러나, 이 장비는 가격이 지나치게 비싸고 부피가 크기 때문에 제조라인에 새로이 설치하기 어려운 단점이 있다. 뿐만 아니라, 이 장비는 웨이퍼 내부에서 각 칩의 동일한 위치에 존재하는 형상을 비교하거나 또는 특정 위치 주변에 있는 유사한 형태의 영상을 상호 비교하여 결함을 찾아내기 때문에, 불규칙하게 발생하는 결함(random defect)을 잘 찾아내는 장점이 있는 반면, 웨이퍼 전체 또는 칩 전체에서 발생하는 문제점은 찾아내지 못하는 한계가 있다.In order to remedy this problem, recently, equipment has been developed to automatically find defects hidden inside a contact or via using an electron beam. However, this equipment has a disadvantage that it is difficult to newly install in the manufacturing line because the price is too expensive and bulky. In addition, the device finds defects by comparing features that exist at the same location on each chip within the wafer, or by comparing similarly shaped images around a specific location to find defects. While there is an advantage of finding well, there is a limit not to find a problem occurring in the entire wafer or the entire chip.
따라서, 이러한 문제점들을 극복하기 위해서는 다음의 조건을 충족시키는 검사방법 또는 검사장비의 개발이 필요하다.Therefore, in order to overcome these problems, it is necessary to develop an inspection method or inspection equipment that satisfies the following conditions.
첫째, 콘택 또는 비아와 관련된 결함을 제조라인 외부에서 웨이퍼를 훼손시키지 않고 찾아낼 수 있어야 한다.First, defects associated with contacts or vias should be able to be found outside the manufacturing line without damaging the wafer.
둘째, 웨이퍼의 검사 및 검사 결과의 분석에 많은 시간이 소요되지 않아야 한다.Second, the inspection of the wafer and the analysis of the inspection results should not take much time.
셋째, 검사장비를 구비하는 데 소요되는 비용이 적어야 하며, 또한 분석장비가 제조라인 내부에서 점유하는 공간이 작아야 한다. 가급적이면 제조라인에 설치되어 있는 기존의 시각적 검사장비를 응용할 수 있어야 한다.Third, the cost of providing the inspection equipment should be low, and the space occupied by the analysis equipment in the manufacturing line should be small. If possible, existing visual inspection equipment installed on the manufacturing line should be applicable.
넷째, 불규칙하게 발생하는 결함뿐만 아니라, 공정의 이상 또는 공정장비의 이상으로 인해 웨이퍼 전체 또는 칩 전체에서 발생하는 문제점도 찾아낼 수 있어야 한다.Fourth, not only defects that occur irregularly, but also problems occurring in the entire wafer or the chip due to abnormalities in the process or process equipment should be found.
본 발명의 목적은 상기와 같은 조건을 만족시킬 수 있는 반도체 소자의 콘택/비아 결함 검사방법을 제공하는 데에 있다.An object of the present invention is to provide a contact / via defect inspection method for a semiconductor device capable of satisfying the above conditions.
도 1은 전자 빔을 이용하여 콘택홀의 이상 유무를 조사하는 원리를 설명하기 위한 SEM 사진 및 단면을 나타낸 도면,1 is a view showing a SEM photograph and a cross-sectional view for explaining the principle of investigating the presence or absence of contact holes using an electron beam,
도 2는 반도체 소자의 셀 내부에서의 활성영역, 게이트라인 및 콘택홀의 배치를 나타낸 평면도,2 is a plan view illustrating an arrangement of an active region, a gate line, and a contact hole in a cell of a semiconductor device;
도 3a는 활성영역위의 절연막의 두께가 8,500Å 정도인 웨이퍼에 8,000Å 깊이의 콘택홀을 형성한 상태의 SEM 사진,3A is a SEM photograph of a contact hole having a depth of 8,000 Å on a wafer having a thickness of about 8,500 절연막 on an active region;
도 3b는 도 3a의 콘택홀에 텅스텐 플러그를 형성한 후의 SEM 사진,3B is a SEM photograph after the formation of a tungsten plug in the contact hole of FIG. 3A;
도 4a는 활성영역위의 절연막의 두께가 8,500Å 정도인 웨이퍼에 11,000Å 깊이의 콘택홀을 형성한 상태의 SEM 사진,4A is a SEM photograph of a contact hole having a depth of 11,000 μs on a wafer having an thickness of about 8,500 μs over an active region;
도 4b는 도 4a의 콘택홀에 텅스텐 플러그를 형성한 후의 SEM 사진,4B is a SEM photograph after the formation of a tungsten plug in the contact hole of FIG. 4A;
도 5는 텅스텐 플러그를 형성한 후에 도 3a와 동일한 구조를 가지고 있는 셀을 SEM으로 조사하였을 때 나타나는 영상을 도시한 도면,FIG. 5 is a view showing an image when a cell having the same structure as in FIG. 3A is examined by SEM after the formation of a tungsten plug; FIG.
도 6은 콘택홀의 이상 유무를 효과적으로 검증하기 위해 기존의 SEM 장비에 추가하는 영상처리(image processing) 기능을 설명하기 위한 도면이다.FIG. 6 is a view for explaining an image processing function added to an existing SEM device in order to effectively verify the presence of an abnormality of a contact hole.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 결함검사 방법은, 콘택 또는 비아를 포함하는 회로 소자가 형성된 웨이퍼에, 전자 빔을 조사하는 단계와, 웨이퍼에서 발산되는 2차 전자의 발산강도 차이를 비교하는 단계를 포함한다.In order to achieve the above object, a defect inspection method of a semiconductor device according to the present invention includes irradiating an electron beam to a wafer on which a circuit element including a contact or via is formed, and a divergence intensity difference between secondary electrons emitted from the wafer. Comparing the steps.
본 발명의 결함 검사방법에 있어서, 2차 전자의 발산강도 차이를 SEM을 이용하여 비교하는 것이 바람직하다.In the defect inspection method of the present invention, it is preferable to compare the divergence intensity difference of the secondary electrons using SEM.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 장치의 결함검사 방법은 또한, 콘택 또는 비아를 포함하는 회로 소자가 형성된 웨이퍼의 적어도 한 쌍의 콘택 또는 비아의 위치를 지정하는 단계와, 지정된 위치의 콘택 또는 비아의 2차 전자 발산강도를 측정하여 디지털 신호로 전환하는 단계와, 디지털 신호로 전환된 각 쌍의 값들을 감산하여 좌표의 함수로 출력하는 단계, 그리고 정상적인 콘택 또는 비아에서 출력된 값과 비교하는 단계를 포함한다.In order to achieve the above object, a defect inspection method of a semiconductor device according to the present invention also includes the steps of specifying a position of at least a pair of contacts or vias of a wafer on which a circuit element including a contact or via is formed, and contacting at a designated position. Or measuring the secondary electron divergence intensity of the via and converting it into a digital signal, subtracting each pair of values converted into a digital signal and outputting it as a function of coordinates, and comparing it with values output from normal contacts or vias. It includes a step.
본 발명의 결함 검사방법에 있어서, 콘택 또는 비아의 위치를 지정하는 단계에서 특정 칩의 위치를 나타내는 좌표와, 그 칩 내부의 특정 셀의 위치를 나타내는 좌표 및 그 셀 내부의 특정 위치를 나타내는 좌표를 사용하는 여섯 숫자 좌표로 나타내는 것이 바람직하다. 그리고, 상기 2차 전자의 발산강도를 SEM을 이용하여 측정한다.In the defect inspection method of the present invention, in the step of specifying the position of the contact or via, the coordinates indicating the position of the specific chip, the coordinates indicating the position of the specific cell in the chip and the coordinates indicating the specific position in the cell It is preferable to represent the six numerical coordinates used. In addition, the divergence intensity of the secondary electrons is measured using an SEM.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에서 제시하는 콘택 또는 비아의 결함을 찾아내는 원리는 SEM의 전자선이 유발하는 2차 전자 발산강도(secondary electronic emission intensity)의 차이를 이용하는 것이다.The principle of finding defects of contacts or vias presented in the present invention is to use the difference of secondary electronic emission intensity caused by electron beam of SEM.
도 1은 전자 빔을 이용하여 콘택홀의 이상 유무를 조사하는 원리를 설명하기 위한 SEM 사진 및 단면을 나타낸 것으로, 본 발명의 원리를 콘택홀의 예를 들어 설명하면 다음과 같다.1 is a SEM photograph and a cross-sectional view for explaining the principle of irradiating an abnormality of a contact hole by using an electron beam. The principle of the present invention will be described with reference to an example of a contact hole.
그라운드(ground)에 전기적으로 연결된 콘택홀의 경우에는 외부에서 주사된 전자들이 그라운드로 빠져나가는 반면, 그라운드와 전기적으로 절연된 콘택홀의 경우에는 외부에서 주사된 전자들이 콘택홀의 표면을 따라 축적된다. 그 결과, 그라운드에 전기적으로 연결된 콘택홀과 절연된 콘택홀 사이에는 전위차가 발생하며, 이러한 전위차는 각각의 콘택홀에서 발생되는 2차 전자의 양 및 에너지 분포에서 차이를 발생시키기 때문에 각각의 콘택홀의 밝기가 다르게 나타난다. 일반적으로, 특정 회로 요소(circuit element)에서 결함이 발생하면, 그 결함이 발생한 부위에서 발산되는 2차 전자의 양 및 상태는 정상적으로 형성된 회로 요소에서 발산되는 2차 전자의 양 및 상태와 다르기 때문에 결함이 있는 부위를 찾을 수 있다.In the case of the contact hole electrically connected to the ground, electrons injected from the outside exit to the ground, whereas in the case of the contact hole electrically insulated from the ground, the electrons injected from the outside are accumulated along the surface of the contact hole. As a result, a potential difference occurs between the contact hole electrically connected to the ground and the insulated contact hole, and this potential difference causes a difference in the amount and energy distribution of secondary electrons generated in each contact hole. The brightness is different. In general, when a defect occurs in a specific circuit element, the defect is because the amount and state of secondary electrons emitted from the site where the defect occurs is different from the amount and state of secondary electrons emitted from a normally formed circuit element. You can find this area.
도 2 내지 도 4b는 이러한 원리를 이용하여 SEM으로 콘택홀 및 그 콘택홀을 채운 텅스텐 플러그(plug)의 이상 유무를 검사한 결과를 도시한 것으로, 도 2는 셀 내부에서의 활성영역(5), 게이트라인(10) 및 콘택홀(15, 20)의 전형적인 배치를 나타낸 평면도이고, 도 3a 및 도 4a는 활성영역위의 절연막의 두께가 8,500Å 정도인 웨이퍼에 각각 8,000Å 및 11,000Å 깊이의 콘택홀을 형성한 상태의 SEM 사진이며, 도 3b 및 도 4b는 각각의 콘택홀에 텅스텐 플러그를 형성한 후의 SEM 사진들이다.2 to 4B show the results of inspection of abnormality of the contact hole and the tungsten plug filling the contact hole by SEM using this principle, and FIG. 2 shows the active region 5 inside the cell. 3A and 4A show 8000 1 and 11,000 Å depths on a wafer having an insulating film thickness of about 8,500 위 on the active region, respectively. FIG. 3A and 4A show a typical arrangement of the gate line 10 and the contact holes 15 and 20. SEM pictures of the contact holes formed, and FIGS. 3B and 4B are SEM pictures after the tungsten plug is formed in each contact hole.
대부분의 반도체 칩은 도 2에 나타난 바와 같이, 활성영역에 형성된 콘택홀(15)과, 이 활성영역과 전기적으로 분리된 게이트라인(10) 위에 형성된 콘택홀(20)이 서로 이웃하여 규칙적으로 배열된 셀을 포함하고 있다. 이러한 셀에 식각깊이를 달리하여 콘택홀을 형성한 후 그 식각깊이에 따라 각각의 콘택홀이 방출하는 2차 전자 발산강도를 비교하였다.In most semiconductor chips, as shown in FIG. 2, the contact holes 15 formed in the active region and the contact holes 20 formed on the gate line 10 electrically separated from the active region are regularly arranged adjacent to each other. Contains cells. After forming contact holes with different etching depths, the secondary electron divergence intensity emitted by each contact hole was compared according to the etching depth.
도 3a 및 도 4a에 도시된 바와 같이, 비정상적으로 식각이 이루어져 콘택홀이 활성영역과 전기적으로 분리된 경우(도 3a)에는 활성영역에 형성된 콘택홀과 게이트라인 위에 형성된 콘택홀의 영상, 즉 2차 전자 발산강도 사이에 차이가 없다.As shown in FIGS. 3A and 4A, when the contact hole is abnormally etched and electrically separated from the active area (FIG. 3A), the image of the contact hole formed in the active area and the contact hole formed on the gate line, that is, secondary There is no difference between the electron divergence intensities.
반면, 식각이 정상적으로 이루어져 콘택홀이 활성영역과 전기적으로 연결된 경우(도 4a)에는 활성영역에 형성된 콘택홀이 게이트라인 위에 형성된 콘택홀보다 어둡게 나타났다. 즉, 정상적으로 형성된 콘택홀과 비정상적으로 형성된 콘택홀이 방출하는 2차 전자 발산강도가 확연하게 다르게 나타났음을 알 수 있다.On the other hand, when the contact hole is electrically connected to the active region due to etching normally (FIG. 4A), the contact hole formed in the active region is darker than the contact hole formed on the gate line. That is, it can be seen that the secondary electron divergence intensity emitted by the normally formed contact hole and the abnormally formed contact hole is significantly different.
각각의 콘택홀에 텅스텐을 채워 플러그를 형성한 경우(도 3b 및 도 4b)에도, 비정상적으로 식각이 이루어진 셀 내부의 텅스텐 플러그와 정상적으로 식각이 이루어진 셀 내부의 텅스텐 플러그가 보여주는 2차 전자 발산강도는 확연하게 차이가 있음을 알 수 있다.Even when a plug is formed by filling tungsten in each contact hole (FIGS. 3B and 4B), the secondary electron divergence intensity shown by the tungsten plug in the abnormally etched cell and the tungsten plug in the normally etched cell are It is clear that there is a difference.
도 5는 텅스텐 플러그를 형성한 후에 도 3a와 동일한 구조를 가지고 있는 셀을 SEM으로 조사하였을 때 나타나는 영상을 도시한 것이다.FIG. 5 illustrates an image when a cell having the same structure as that of FIG. 3A is examined by SEM after the formation of a tungsten plug.
도 5를 참조하면, 불규칙한 결함으로 인해 NMOS의 활성영역에 형성된 콘택 중의 일부가 비정상적으로 만들어졌음을 알 수 있다. 즉, 식각이 정상적으로 진행되었음에도 불구하고 불규칙한 결함으로 인해 활성영역에 형성된 콘택의 일부가 비정상적으로 만들어진 것을 SEM을 이용하여 찾아낼 수 있음을 알 수 있다.Referring to FIG. 5, it can be seen that some of the contacts formed in the active region of the NMOS are abnormally made due to irregular defects. That is, even though the etching proceeds normally, it can be seen that the SEM makes a part of the contact formed in the active region abnormally due to the irregular defect.
결론적으로, SEM으로 검사를 할 때, 각각의 회로 요소가 나타내는 2차 전자 발산강도를 이용하면 웨이퍼 별 또는 칩 별로 발생하는 콘택홀의 문제점을 쉽게 찾아낼 수 있다. 또한, 불규칙적으로 발생하는 비정상적인 콘택도 비록 조사하는 영역에 있어서 제한적이기는 하지만, SEM 영상을 이용하여 쉽게 찾아낼 수 있음을 알 수 있다.In conclusion, when scanning by SEM, using the secondary electron divergence intensity indicated by each circuit element, it is easy to find out the problem of contact holes occurring for each wafer or chip. In addition, it can be seen that abnormal contact occurring irregularly can be easily found by using an SEM image, although it is limited in the irradiated area.
이상과 같은 원리를 이용한 본 발명에 의한 반도체 장치의 검사방법을 상세히 설명한다.The inspection method of the semiconductor device according to the present invention using the above principle will be described in detail.
현재 대부분의 반도체 제조라인에는 검사용 장비로 SEM들이 흔하게 배치되어 있는데, 이러한 SEM들은 웨이퍼 내부의 특정 위치를 찾아가는 정교한 시스템이 부가되어 있다. 즉, 엔지니어(engineer)가 외부에서 특정 칩의 위치를 나타내는 좌표(Dx, Dy)와 그 칩 내부의 특정 위치를 나타내는 좌표(X, Y)를 지정하면, SEM은이 네 숫자 좌표(Dx, Dy, X, Y)가 보여주는 정보를 기준으로 하여 웨이퍼 내부의 특정 위치를 자동으로 찾아가 그 부위의 영상(SEM image)을 보여준다. 따라서, 이러한 기능을 갖추고 있는 SEM에 다음과 같은 몇 가지 기능을 추가하면, 상술한 콘택 및 비아의 이상 유무에 대한 검사를 보다 효과적으로 수행할 수 있다.Currently, most semiconductor manufacturing lines have SEMs commonly used as inspection equipment. These SEMs have sophisticated systems for locating specific locations within the wafer. That is, if an engineer designates a coordinate (D x , D y ) indicating a position of a specific chip from the outside and a coordinate (X, Y) indicating a specific position inside the chip, the SEM indicates these four numerical coordinates (D x). , D y, X, Y) will automatically go to a specific location within the wafer on the basis of the information that shows that show the region image (SEM image) of. Therefore, by adding some of the following functions to the SEM having such a function, it is possible to more effectively perform the inspection of the above-mentioned contact and vias.
도 6은 콘택홀의 이상 유무를 효과적으로 검증하기 위해 기존의 SEM 장비에 추가하는 영상처리(image processing) 기능을 설명하기 위한 도면이다.FIG. 6 is a view for explaining an image processing function added to an existing SEM device in order to effectively verify the presence of an abnormality of a contact hole.
(1) SEM이 웨이퍼 내부의 특정 위치를 찾아가기 위해 기준으로 삼는 좌표 체계를 현재 일반화되어 있는 네 숫자 좌표체계에서 여섯 숫자 좌표체계로 바꾼다. 즉, 기존의 (Dx, Dy, X, Y)의 좌표체계를 특정 칩의 위치를 나타내는 좌표 (Dx, Dy)와 그 칩 내부의 특정 셀의 위치를 지정하는 좌표 (Cx, Cy), 그리고 그 셀 내부의 특정 위치를 나타내는 좌표 (x, y)를 사용하는 여섯 숫자 좌표체계 (Dx, Dy, Cx, Cy, x, y)로 바꾼다.(1) Change the coordinate system that SEM uses as a reference to find a specific position in the wafer from the four general coordinate system to six coordinate system. That is, the coordinate system of the existing (D x , D y , X, Y) coordinates (D x , D y ) representing the position of a specific chip and the coordinates (C x , C y ) and convert it to a six-digit coordinate system (D x , D y , C x , C y , x, y) that uses coordinates (x, y) to represent a specific location within the cell.
(2) 엔지니어가 외부에서 각각의 좌표 값을 입력할 때는 다음과 같은 방법으로 입력하도록 한다.(2) When the engineer inputs each coordinate value from the outside, input as follows.
D_x =a×D_x,o (a:0, 1, 2, 3,.... Dx,o:칩의 x방향의 크기)D_x = a × D_x, o (a: 0, 1, 2, 3, ... D x, o : size of chip in x direction)
D_y =b×D_y,o (b:0, 1, 2, 3,.... Dy,o:칩의 y방향의 크기)D_y = b × D_y, o (b: 0, 1, 2, 3, ... D y, o : size of chip in y direction)
칩 내부에 셀 이 규칙적으로 배열된 경우The cells are regularly arranged inside the chip
C_x = gamma ×c×C_x,o ( gamma :1 이상의 값을 갖는 고정된 자연수, c:0,1, 2,... Cx,o:셀의 x방향의 크기)C_x = gamma × c × C_x, o (gamma: fixed natural number with a value greater than or equal to 1, c: 0,1, 2, ... C x, o : size of cell in x direction)
C_y = eta ×d×C_y,o ( eta :1 이상의 값을 갖는 고정된 자연수, d:0, 1, 2,... Cy,o:셀의 y방향의 크기)C_y = eta × d × C_y, o (fixed natural numbers with values greater than or equal to eta: 1, d: 0, 1, 2, ... C y, o : size of the cell in the y direction)
칩 내부에서 셀이 불규칙적으로 배열되거나 셀의 크기가 다른 경우에는 다음의 식 1과 같다.If the cells are irregularly arranged inside the chip or if the cells are of different size, Equation 1 below.
, 실수값 , Real value
, 실수값 , Real value
, 실수값 , Real value
일반적으로 한 웨이퍼 내에 존재하는 칩의 수는 약 101∼ 103개 정도이며, 한 개의 칩 내부에 존재하는 셀의 수는 약 105∼ 106개 정도이고, 한 개의 셀 내부에 존재하는 콘택 또는 비아의 수는 1 ∼ 10개 정도가 된다. 따라서, 칩 내부에 셀들이 규칙적으로 배열되어 있을 경우에는 셀 좌표를 지정할 때 도입하는 변수 gamma 값과 eta 값을 적절히 조절함으로써 검사의 조밀도와 검사에 소요되는 시간을 쉽게 조절할 수 있다. 칩 내부에 셀들이 불규칙하게 배열되어 있을 경우에는 식 1과 같이 지정하는 여섯 숫자 좌표체계는 결국 기존의 네 숫자 좌표체계와 동일하다.In general, the number of chips in a wafer is about 10 1 to 10 3 , and the number of cells in one chip is about 10 5 to 10 6 , and the contacts in a cell Or the number of vias is about 1-10 pieces. Therefore, when cells are arranged regularly in the chip, the density and time required for the inspection can be easily adjusted by appropriately adjusting the variable gamma and eta values introduced when specifying the cell coordinates. If the cells are irregularly arranged inside the chip, the six-digit coordinate system specified in Equation 1 is the same as the existing four-digit coordinate system.
(3) 엔지니어가 식 1과 같은 양식으로 입력하는 여섯 숫자 좌표는 반드시 (Dx, Dy, Cx, Cy, x, y)와 (Dx, Dy, Cx, Cy, x+δx, y+δy)의 쌍으로 연계시켜 입력하도록 한다. (δx, δy)는 2차 전자 발산강도를 비교하고자 하는 두 콘택 사이의 거리의 차이를 나타내는 값이다. 즉, 도 6에서 예시한 콘택의 예를 들어 설명하자면, (Dx, Dy, Cx, Cy, x, y)는 NMOS 또는 PMOS 활성영역에 형성된 콘택의 위치를 지정하고, (Dx, Dy, Cx, Cy, x+δx, y+δy)는 그 주변에 존재하는 게이트라인 위에 형성된 콘택의 위치를 지정한다.(3) The six numerical coordinates that the engineer enters in the form of Equation 1 must be (D x , D y , C x , C y , x, y) and (D x , D y , C x , C y , x + δx, y + δy) to input in pairs. (δx, δy) is a value representing the difference between the distances between two contacts with which the secondary electron divergence intensity is to be compared. That is, to explain the example of the contact illustrated in FIG. 6, (D x , D y , C x , C y , x, y) designates the position of the contact formed in the NMOS or PMOS active region, and (D x , D y , C x , C y , x + δx, y + δy) designates the location of the contact formed over the gate line that exists around it.
(4) 엔지니어가 NMOS 또는 PMOS용 활성영역에 존재하는 콘택과 게이트라인 위에 존재하는 콘택의 위치를 쌍으로 지정하면, SEM 장비는 각각의 지정된 위치에 존재하는 콘택홀의 2차 전자 발산강도, I(Dx, Dy, Cx, Cy, xa, ya)를 측정한 후에 이를 디지털 신호로 전환한다.(4) If the engineer designates a pair of contacts in the active area for NMOS or PMOS and a contact on the gate line, the SEM equipment provides the secondary electron divergence intensity of the contact hole at each designated position, I ( D x , D y , C x , C y , x a , y a ) are measured and converted into digital signals.
(5) 이와 같이 측정된 디지털 신호를 지정된 각각의 쌍끼리 감산한 후, 그 결과를 좌표의 함수로 출력한다. 즉, 다음의 식 2와 같이 나타낸다.(5) Subtract each of the designated pairs of digital signals measured in this way, and then output the result as a function of coordinates. That is, it is represented by following formula (2).
(6) 엔지니어는 그 출력된 값이 정상적으로 형성된 콘택에서 도출된 값과 비교하여 크게 차이가 발생하면 그 위치에 존재하는 콘택홀에 이상이 있는지를 판단할 수 있다. 실제로 지금까지 출시된 대부분의 SEM 장비는 특정 위치를 자동적으로 찾아가는 기능이 부가되어 있기 때문에, 엔지니어가 △IN또는 △IP의 기준값을 미리 정하여 주면, SEM 장비는 자체적으로 웨이퍼 전면에 대해 검사를 실시한 후, 이상이 발생한, 즉 △IN또는 △IP의 기준값과 측정값이 크게 차이가 나는 위치를 한꺼번에 알려줄 수 있다.(6) The engineer can determine whether there is an error in the contact hole existing at the location when the output value is significantly different from the value derived from the normally formed contact. In fact, most of the SEM equipments released so far are equipped with the function of automatically finding a specific position, so if the engineer pre-determines the reference value of △ I N or △ I P , the SEM equipment can inspect the wafer front by itself. After implementation, the position where an abnormality occurs, i.e., a significant difference between the reference value of ΔI N or ΔI P and the measured value can be indicated at once.
(7) 비아와 관련된 결함의 유무를 확인하기 위해서 상술한 방식으로 검사를 할 때에는 비아홀이 형성된 위치와 비아홀이 형성되지 않은 위치를 쌍으로 지정하면 된다. 즉, 비아홀이 형성되지 않은 위치에서 방출되는 2차 전자 발산강도는 변화가 없지만, 비아홀이 형성된 위치에서 방출되는 2차 전자 발산강도는 비아의 상태에 따라 달라지기 때문에 동일한 방식으로 검사가 가능하다.(7) When checking in the above-described manner to confirm the presence of defects related to vias, a pair of positions where via holes are formed and positions where via holes are not formed may be specified. That is, although the secondary electron divergence intensity emitted at the position where the via hole is not formed is not changed, the secondary electron divergence intensity emitted at the position where the via hole is formed varies depending on the state of the via.
이상과 같은 (1) 내지 (7)의 항목에서 기술한 검사기능을 기존의 SEM에 부가하기 위해서는, 반도체 칩의 회로 요소에서 방출되는 2차 전자 발산강도를 영상으로 처리하는 소프트웨어(software)와, 주어진 좌표에 따라 웨이퍼를 이동시키는 것과 관련된 소프트웨어, 그리고 관련된 기계적 장치의 일부를 약간 변경하면 된다. 따라서, 상대적으로 저렴한 비용으로 웨이퍼의 손실없이도 빠른 시간내에 콘택 또는 비아에서 발생하는 결함을 검사하는 것이 가능하다. 또한, 칩 내부에 셀들이 규칙적으로 배열되어 있을 때에는 엔지니어는 검사를 진행할 위치를 지정하는 여섯 숫자 좌표를 입력할 때, gamma 값과 eta 값을 조정함으로써 검사의 조밀도를광범위하게 조절할 수 있기 때문에, 검사하고자 하는 결함의 상태 및 검사에 소요할 수 있는 시간적 여유에 따라 적절한 검사방식을 채택할 수 있다.In order to add the inspection function described in the above items (1) to (7) to the existing SEM, software for processing the secondary electron divergence intensity emitted from the circuit element of the semiconductor chip into an image, You only need to make a few changes to the software involved in moving the wafer along the given coordinates, and to some of the mechanical devices involved. Thus, it is possible to inspect defects occurring in contacts or vias in a short time without loss of wafers at a relatively low cost. In addition, when the cells are regularly arranged inside the chip, the engineer can adjust the gamma value and the eta value extensively by adjusting the gamma value and the eta value. Appropriate inspection methods can be adopted depending on the condition of the defect to be inspected and the time allowance for inspection.
상기한 바와 같이 본 발명의 결함 검사방법에 의하면,As described above, according to the defect inspection method of the present invention,
첫째, 공정이 진행중인 각 단계에서 웨이퍼의 손실없이 빠른 시간 내에 콘택 또는 비아에 관련된 결함들을 효과적으로 검사할 수 있으므로, 개발 또는 양산에 소요되는 비용 및 시간을 줄일 수 있으며, 분석 결과를 빠른 시간내에 피드백(feedback)할 수 있기 때문에 웨이퍼의 수율 향상이 기여할 수 있다.First, in each step of the process, defects related to contacts or vias can be inspected quickly without loss of wafers, which reduces the cost and time required for development or production, and provides feedback on analysis results in a short time. Because of the feedback, the wafer yield can be improved.
둘째, 동일한 셀 내의 서로 다른 부위에 형성된 콘택 또는 비아들 간의 2차 전자 발산강도의 차이를 이용하여 결함이 있는 구조를 찾아내기 때문에 웨이퍼 전체 또는 칩 전체에서 문제가 발생하는 경우에도 그 문제점을 효과적으로 찾아낼 수 있다.Second, since the defective structure is found by using the difference in secondary electron divergence strength between contacts or vias formed in different parts of the same cell, even if a problem occurs in the entire wafer or the entire chip, the problem is effectively found. I can make it.
셋째, 현재 대부분의 반도체 칩 제조라인에 이미 설치되어 있는 SEM에 약간의 변경만으로도 유사한 형태의 검사가 가능하기 때문에 추가 투자의 비용부담이 적고 공간 부담이 거의 없다.Third, a similar type of inspection is possible with a few modifications to the SEM already installed in most semiconductor chip manufacturing lines, so the cost of additional investment is small and there is little space burden.
넷째, 검사의 조밀도와 검사에 사용되는 시간 사이의 자유로운 조절이 용이하다.Fourth, it is easy to freely control the density of the test and the time used for the test.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이가능하다.On the other hand, the present invention is not limited to the above-described embodiment, but various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims below.
Claims (5)
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