KR20010061488A - 실리콘 온 인슐레이터 기판 내에 구현된 캐패시터를구비하는 메모리 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 강유전체 캐패시터 형성에 따른 단차의 증가를 방지하여 콘택홀 형성 공정 등을 보다 용이하게 진행할 수 있는 구조의 강유전체 메모리 소자 및 그 제조 방법에 관한 것으로, 기가(giga)급의 초급적도 메모리 소자에서 각 셀의 활성영역을 분리하기 위해 사용되는 실리콘 온 인슐레이터(silicon on insulator, 이하 SOI라 함)을 이용하여 SOI 기판 내부에 캐패시터를 형성하는데 특징이 있다.

Description

실리콘 온 인슐레이터 기판 내에 구현된 캐패시터를 구비하는 메모리 소자 및 그 제조 방법{Memory device having capacitor formed in SOI substrate and method for forming the same}

본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 실리콘 온 인슐레이터 기판 내에 구현된 캐패시터를 구비하는 메모리 소자 및 그 제조 방법에관한 것이다.

Sr_xBi_2+yTa₂O₉와 같은 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 즉, 강유전체 박막을 구비하는 비휘발성 메모리 소자는 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하게 되는 원리를 이용하는 것이다.

최근 DRAM이나 FeRAM 등의 반도체 메모리 소자 제조에서는 높은 유전상수와 비휘발성 특징을 갖는 강유전체 물질을 이용하여 캐패시터의 유전율을 높이고, 비휘발성 특징을 갖는 소자를 개발하고 있다. 그러나, 현재까지 강유전체 물질에 대한 공정 기술 수준이 낮아 높은 집적도를 위해 필수적인 플러그(plug) 구조를 적용하지 못하고 있다.

현재 연구 개발이 진행 중인 강유전체 메모리 소자 구조는 DRAM 개발 초기에 사용하였던 구조와 유사하게 활성영역(active region)에 트랜지스터가 형성되고 필드영역(field region) 상부에 캐패시터가 형성된다.

종래 FeRAM 소자의 강유전체 캐패시터 제조 과정은 트랜지스터 형성 후에 강유전체 캐패시터를 형성하기 때문에 하부층에 굴곡이 존재하게 되고, 이로 인하여 박막 증착, 노광 등의 공정 진행에 어려움이 많고, 웨이퍼 영역에 따른 하부층 두께 차이에 의해 신뢰성 측면에도 문제가 있다. 이에 대한 극복 방법으로 CMP(chemical mechanical polishing) 등의 평탄화 방법이 이용된다.

이하 첨부된 도면 도1을 참조하여 종래 기술에 따른 FeRAM 소자 제조 방법을 설명한다.

도1은 소자분리막(11) 및 트랜지스터 형성이 완료된 반도체 기판(10) 상에 제1 층간절연막(15)을 형성하고 CMP 공정으로 층간절연막(15)을 평탄화시킨다음, 층간절연막(15) 상에 하부전극(16), 강유전체막(17) 및 상부전극(18)으로 이루어지는 강유전체 캐패시터를 형성하고, 전체 구조 상에 제2 층간절연막(19)을 형성한 상태를 보이고 있다. 도1에서 미설명 도면부호 '12'는 트랜지스터의 게이트 산화막, '13'은 게이트 전극, '14'는 접합영역을 각각 나타낸다.

전술한 바와 같이 이루어지는 종래 기술은 트랜지스터 형성이 완료된 반도체 기판(10)을 덮는 층간절연막(15)을 형성하고 이를 평탄화시키기 위한 CMP를 진행하기 때문에 공정이 복잡해지는 문제점이 있을 뿐만 아니라, 트랜지스터 상부에 캐패시터를 형성하게 되므로 활성영역과 캐패시터 간의 단차가 크게 되어 이후 활성영역과 캐패시터를 연결하기 위한 금속배선 형성 공정을 진행하는데 어려움이 있다. 특히, 이후 과정에서 트랜지스터의 접합영역(14)을 노출시키는 제1 콘택홀과 캐패시터의 상부전극(18)을 노출시키기 위한 제2 콘택홀을 동시에 형성할 경우, 단차를 감안한 과도한 식각공정이 가해지고 이로 인하여 상부에 위치한 캐패시터에 손상을 입히게 된다. 이를 방지하기 위하여 상기 제1 콘택홀과 제2 콘택홀을 형성하는 과정을 분리하여 진행하기도 하는데, 이 경우 동일한 공정을 반복 추가함으로써 제조 비용이 증가하는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명은 강유전체 캐패시터 형성에 따른 단차의 증가를 방지하여 콘택홀 형성 공정 등을 보다 용이하게 진행할 수 있는 구조의 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.

도1은 종래 기술에 따라 강유전체 캐패시터 형성이 완료된 FeRAM 소자를 보이는 공정 단면도,

도2a 내지 도2d는 본 발명의 실시예에 따른 FeRAM 소자 제조 공정 단면도.

*도면의 주요부분에 대한 도면 부호의 설명*

20A, 20B: 실리콘 기판 21A, 21B, 21C, 21C: 실리콘 산화막

22, 24: 전도막 23: 강유전체막

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판; 상기 반도체 기판 상에 형성된 제1 절연막; 상기 제1 절연막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터; 상기 캐패시터를 덮는 제2 절연막; 상기 제1 절연막 상에 적층되어 그 각각의 단부가 상기 제2 절연막과 접하는 제1 전도막, 유전막, 제2 전도막 및 제3 절연막; 및 상기 제3 절연막 상에 형성되어 활성영역을 이루는 실리콘층을 포함하는 반도체 메모리 소자를 제공한다.

또한 상기 목적을 달성하기 위한 본 발명은, 소자의 활성영역 이룰 제1 반도체 기판 상에 제1 절연막을 형성하는 단계; 제2 반도체 기판 상에 제2 절연막, 제1 전도막, 유전막, 제2 전도막 및 제3 절연막을 차례로 적층하는 단계; 상기 제1 절연막과 상기 제3 절연막이 맞닿도록 상기 제1 반도체 기판과 상기 제2 반도체 기판을 접합하는 단계; 캐패시터 영역의 상기 제1 반도체 기판, 상기 제1 절연막 및 상기 제3 절연막을 제거하는 단계; 캐패시터 영역의 상기 제2 전도막, 상기 유전막 및 상기 제1 전도막을 선택적으로 식각하여 캐패시터를 형성하는 단계; 및 상기 캐패시터를 덮는 제4 절연막을 형성하는 단계를 포함하는 반도체 메모리 소자 제조방법을 제공한다.

본 발명은 기가(giga)급의 초급적도 메모리 소자에서 각 셀의 활성영역을 분리하기 위해 사용되는 실리콘 온 인슐레이터(silicon on insulator, 이하 SOI라 함)를 이용하여 SOI 기판 내부에 캐패시터를 형성하는데 특징이 있다.

이하, 첨부된 도면 도2a 내지 도2d를 참조하여 본 발명의 실시예에 따른 Fe RAM 소자 제조 방법을 설명한다.

먼저 도2a에 도시한 바와 같이, 소자의 활성영역 이룰 제1 실리콘 기판(20A) 상에 제1 실리콘 산화막(21A)을 형성하고, 제2 실리콘 기판(20B) 상에 제2 실리콘 산화막(21B), 제1 전도막(22), 강유전체막(23), 제2 전도막(23) 및 제3 실리콘 산화막(21C)을 차례로 적층한다.

다음으로 도2b에 도시한 바와 같이, 제1 실리콘 산화막(21A)과 제3 실리콘 산화막(21C)이 맞닿도록 제1 실리콘 기판(20A)과 제2 실리콘 기판(20B)을 접합한다. 이후, 통상의 SOI 기판 제조 공정에서와 같이 활성영역을 이룰 제1 실리콘 기판(20A)을 연마할 수도 있다.

이어서 도2c에 도시한 바와 같이, 강유전체 캐패시터 영역의 제1 실리콘 기판(20A), 제1 실리콘 산화막(21A), 제3 실리콘 산화막(21C)을 제거하고, 제2 전도막(23), 강유전체막(22) 및 제1 전도막(21)을 선택적으로 식각하여 캐패시터 패턴을 형성한다.

다음으로 도2d에 도시한 바와 같이, 강유전체 캐패시터를 덮는 제4 실리콘 산화막(21D)을 형성한다.

이후, 상기 제1 실리콘 기판(21A) 상에 워드라인, 접합영역 등을 형성하여 트랜지스터를 형성하고, 트랜지스터 형성이 완료된 전체 구조 상에 층간절연막 형성, 배선 연결을 위한 콘택홀 형성, 금속배선 형성, 페시베이션 등의 공정을 진행하여 소자를 완성한다.

전술한 과정에서 서로 접하게 되는 제1 실리콘 산화막(21A)과 제3 실리콘 산화막(21C)은 BPSG(borophospho silicate glass)로 형성하는 것이 접합 및 하부강유전체 특성 향상을 위하여 유리하다. 또한, 강유전체층의 특성 열화 방지 및 접합 특성을 고려하여 700 ℃ 내지 800 ℃ 온도에서 접합을 실시한다.

전술한 바와 같이 이루어지는 본 발명은 평탄한 하부층 상에 강유전체 캐패시터가 형성되므로 강유전체층의 패터닝을 위한 노광 및 식각 공정을 보다 용이하게 진행할 수 있으며, 웨이퍼 전 영역에 대하여 특성이 균일한 강유전체 캐패시터를 형성할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 CMOS 트랜지스터 등과 같은 하부층을 형성하기 전에 평탄한 기판 상에서 캐패시터를 용이하게 형성할 수 있다. 또한, 강유전체 캐패시터 제조 공정에 필수적인 산소분위기의 고온 열처리를 트랜지스터 형성 이전에 실시하기 때문에, 트랜지스터가 고온 열처리를 거치지 않게 할 수 있다. 그리고, 메모리 소자 구조에 비해 상하 단차가 현저하게 감소되므로, 콘택홀 형성을 위한 식각 공정, 금속배선 형성을 위한 후속 공정을 보다 용이하게 진행할 수 있고, 특히 콘택홀 형성시 캐패시터와 활성영역에 가해지던 손상을 감소시킬 수 있다.

Claims (7)

1. 반도체 메모리 소자에 있어서,

   반도체 기판;

   상기 반도체 기판 상에 형성된 제1 절연막;

   상기 제1 절연막 상에 적층된 하부전극, 유전막 및 상부전극으로 이루어진 캐패시터;

   상기 캐패시터를 덮는 제2 절연막;

   상기 제1 절연막 상에 적층되어 그 각각의 단부가 상기 제2 절연막과 접하는 제1 전도막, 유전막, 제2 전도막 및 제3 절연막; 및

   상기 제3 절연막 상에 형성되어 활성영역을 이루는 실리콘층

   을 포함하는 반도체 메모리 소자.
2. 제 1 항에 있어서,

   상기 유전막은 강유전체막인 것을 특징으로 하는 반도체 메모리 소자.
3. 반도체 메모리 소자 제조 방법에 있어서,

   소자의 활성영역 이룰 제1 반도체 기판 상에 제1 절연막을 형성하는 단계;

   제2 반도체 기판 상에 제2 절연막, 제1 전도막, 유전막, 제2 전도막 및 제3 절연막을 차례로 적층하는 단계;

   상기 제1 절연막과 상기 제3 절연막이 맞닿도록 상기 제1 반도체 기판과 상기 제2 반도체 기판을 접합하는 단계;

   캐패시터 영역의 상기 제1 반도체 기판, 상기 제1 절연막 및 상기 제3 절연막을 제거하는 단계;

   캐패시터 영역의 상기 제2 전도막, 상기 유전막 및 상기 제1 전도막을 선택적으로 식각하여 캐패시터를 형성하는 단계; 및

   상기 캐패시터를 덮는 제4 절연막을 형성하는 단계

   를 포함하는 반도체 메모리 소자 제조 방법.
4. 제 3 항에 있어서,

   상기 제1 반도체 기판 및 상기 제2 반도체 기판은 각각 실리콘 기판이며,

   상기 제1 절연막 내지 제4 절연막은 각각 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
5. 제 4 항에 있어서,

   상기 제1 절연막 및 상기 제3 절연막을 각각 BPSG로 형성하는 것을 특징으로하는 반도체 메모리 소자 제조 방법.
6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 유전막을 강유전체막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
7. 제 6 항에 있어서,

   700 ℃ 내지 900 ℃ 온도에서 상기 제1 반도체 기판 및 상기 제2 반도체 기판을 접합하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.