KR20010052043A - Semiconductor device having self-aligned contact and landing pad structure and method of forming same - Google Patents
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Abstract
Description
발명 분야Field of invention
본 발명은 반도체 장치들의 분야에 관한 것이고, 특히, 본 발명은 메모리 및 로직 장치들에서 광범위한 적응성을 갖는 집적 회로들의 자기 정렬 컨택트들 및 랜딩 패드 구조들을 제조하기 위한 반도체 장치 및 공정에 관한 것이다.FIELD OF THE INVENTION The present invention relates to the field of semiconductor devices, and in particular, the present invention relates to semiconductor devices and processes for fabricating self-aligned contacts and landing pad structures of integrated circuits with a wide range of adaptability in memory and logic devices.
발명의 배경Background of the Invention
자기 정렬 컨택트 및 게이트 형성 기술들이 집적 회로 제조에 사용되고, 일반적으로 플래쉬 메모리 장치들에 사용되는 장치들과 같은 동적 랜덤 액세스 메모리(DRAM) 및 정적 액세스 메모리(SRAM) 공정들에 사용된다. 이 반도체 메모리 장치들은 전형적으로 종종 폴리실리콘이나 다른 플러그들을 수신하고 셀 용량의 각각의 저장 전극에 셀 트랜지스터 소스 영역들을 연결하는 다양한 컨택트 윈도우들을 구비한다. 컨택트 윈도우들은 또한 각각의 비트 라인들에 셀 트랜지스터 드레인 영역들을 연결한다. 종종, 이 반도체 장치들의 유형들은 데이타가 부동 게이트에 전하의 형태로 저장될 수 있는 부동 게이트 구조들을 구비한다.Self-aligned contact and gate forming techniques are used in integrated circuit fabrication and are commonly used in dynamic random access memory (DRAM) and static access memory (SRAM) processes, such as those used in flash memory devices. These semiconductor memory devices typically have various contact windows that receive polysilicon or other plugs and connect cell transistor source regions to respective storage electrodes of the cell capacitance. Contact windows also connect cell transistor drain regions to respective bit lines. Often, these types of semiconductor devices have floating gate structures in which data can be stored in the form of charge in the floating gate.
상기 컨택트 윈도우들은 크기가 작아야하고, 바람직하게는 각각의 반도체 장치들을 형성하는데 사용되는 노출 도구들의 분해 한계보다 작아야 한다. 일반적인 종래 기술에서 컨택트 윈도우 제조 기술은 자기 정렬 컨택트로 언급되며, 종종 워드 라인들 또는 게이트 구조들 사이에 위치된 소스/드레인 영역에 윈도우 개구(window opening)를 사용한다. 상기 자기 정렬 컨택트 개구는 전형적으로 워드 라인 구조들 사이에 존재하는 공간보다 폭이 더 크다. 그러므로, 이 자기 정렬 컨택트 윈도우 개구은 소스/드레인 영역의 전체 폭 뿐만 아니라, 본 기술 분야의 숙련자들에게 알려진 기술들로 형성된 덮여진 절연체의 일부 평면의 노출, 폴리사이드 게이트 구조, 또는 다른 게이트 구조도 구비할 수 있다.The contact windows should be small in size and preferably smaller than the decomposition limit of the exposure tools used to form the respective semiconductor devices. Contact window fabrication techniques in general prior art are referred to as self-aligned contacts, and often use window openings in the source / drain regions located between word lines or gate structures. The self-aligned contact opening is typically wider than the space present between the word line structures. Therefore, this self-aligned contact window opening has not only the overall width of the source / drain regions, but also the exposure of some planes of the covered insulator formed by techniques known to those skilled in the art, polyside gate structures, or other gate structures. can do.
부가적으로, 다양한 최소 배선폭 및 최소 공간 또는 설계 허용 한계들이 반도체 장치의 전기적 보전성을 유지하기 위한 반도체 장치들 사이에 유지될 수 있다는 것이 본 기술 분야의 수련자들에게 잘 알려져 있다. 예를 들어, 금속 컨택트(metal contact)들의 형성에서 반도체 장치의 확산 영역으로의 임의의 부정렬은 폴리실리콘 게이트와 같은 컨택트 및 주변 장치 사이에 존재해야 하는 요구 공간의 다른 문제들을 야기할 수 있다. 이 생성된 문제들을 해결하기 위해, 금속 컨택트가 예를 들어, 금속 컨택트 및 상기 게이트 사이에 부정렬(misalignment)될 때, 랜딩 패드는 종종 상기 금속 컨택트 및 아래에 놓인 확산 영역 사이에서 형성된다. 상기 랜딩 패드는 일반적으로 실리사이드 층이 시트 저항(sheet resistance)을 허용 한계 레벨로 감소시키기 위해 형성될 수 있는 도핑된 폴리실리콘 층으로부터 형성된다. 상기 랜딩 패드는 일반적으로 셀 크기의 감소를 허용하고, 더 큰 부정렬 문제들을 허용한다.In addition, it is well known to those skilled in the art that various minimum wiring widths and minimum spaces or design tolerances can be maintained between semiconductor devices to maintain the electrical integrity of the semiconductor device. For example, any misalignment into the diffusion region of a semiconductor device in the formation of metal contacts can cause other problems of the required space that must exist between the contact and peripheral devices, such as polysilicon gates. To solve these created problems, landing pads are often formed between the metal contacts and underlying diffusion regions when metal contacts are misaligned, for example, between the metal contacts and the gate. The landing pad is generally formed from a doped polysilicon layer in which the silicide layer can be formed to reduce sheet resistance to acceptable limit levels. The landing pad generally allows a reduction in cell size and allows for larger misalignment problems.
적절한 자기 정렬 컨택트들 및/또는 랜딩 패드들을 갖는 다양한 반도체 장치들 및 상기 장치들을 제조하는 방법의 예들은 전체를 참조하여 통합된 설명서들 미국 특허 No. 5,166,771, 5,828,130, 5,866,449, 5,895,961, 5,907,779, 및 5,923,988에 개시되어 있다.Examples of various semiconductor devices having suitable self-aligned contacts and / or landing pads and methods of manufacturing the devices are incorporated by reference in their entirety. 5,166,771, 5,828,130, 5,866,449, 5,895,961, 5,907,779, and 5,923,988.
앞서 기재된 것처럼, 상기 자기 정렬 컨택트 제조 공정은 일반적으로 가장 일반적인 SRAM 및 DRAM 제조 기술들에 사용된다. 그러나 상기 공정은 일반적으로 부가 마스크 및 로직 공정과 비교되는 에칭 공정을 필요로 한다. 두 에칭 단계가 사용된다. 제 1 에칭 단계는 산화물 위에 질화물의 에칭 선택성을 거의 갖지 않는 것이 사용되고, 제 2 에칭 단계는 스페이서 요구들이 확신되는 곳에서 사용된다. 그러므로, 폴리실리콘과 실리콘의 상부 컨택트 윈도우 개구들과 동시에 자기 정렬 컨택트 윈도우 개구를 정의하는 것이 어려웠다.As described above, the self-aligned contact fabrication process is generally used for the most common SRAM and DRAM fabrication techniques. However, the process generally requires an etching process compared to an additional mask and logic process. Two etching steps are used. The first etching step is used having little etching selectivity of nitride on the oxide, and the second etching step is used where the spacer requirements are assured. Therefore, it was difficult to define self-aligned contact window openings simultaneously with the top contact window openings of polysilicon and silicon.
폴리실리콘과 실리콘의 상부 컨택트 윈도우 개구들과 동시에 자기 정렬 컨택트 윈도우 개구를 정의하는 것이 어려웠기 때문에, 메모리 장치의 부동 게이트 제조 공정에서와 같이, 동시에 레귤러 윈도우 개구 및 자기 정렬 컨택트 윈도우 개구를 정의하는 것이 본 발명의 과제이다.Since it was difficult to define self-aligned contact window openings concurrently with the top contact window openings of polysilicon and silicon, it is important to define regular window openings and self-aligning contact window openings at the same time, as in the floating gate manufacturing process of memory devices. It is a subject of the present invention.
도 1은 메모리 장치에서 자기 정렬 컨택트를 형성하는 종래 기술 제조 단계의 간략화된 횡단면도.1 is a simplified cross-sectional view of a prior art fabrication step of forming a self-aligned contact in a memory device.
도 2는 부동 게이트 트랜지스터 장치의 개략적인 횡단면도.2 is a schematic cross-sectional view of a floating gate transistor device.
도 3a 및 도 3b는 NAND 및 NOR 플래쉬 메모리 회로에서의 기본 요소들의 각각의 개략도.3A and 3B are schematic diagrams of respective elements of NAND and NOR flash memory circuits.
도 4a 및 도 4b는 종래 기술의 자기 정렬 컨택트 구조의 각각의 개략적인 횡단면도 및 평면도.4A and 4B are schematic cross sectional and top views, respectively, of a prior art self-aligned contact structure.
도 5a 및 도 5b는 더미 랜딩 패드가 부동 게이트 제조 공정 동안 정의되는 본 발명의 자기 정렬 컨택트 구조 각각의 횡단면도 및 평면도.5A and 5B are cross-sectional and top views, respectively, of the self-aligned contact structures of the present invention in which dummy landing pads are defined during the floating gate fabrication process.
도 6은 본 발명의 기본 방법을 설명하는 순서도.6 is a flow chart illustrating the basic method of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
66 : 부동 게이트 74 : 제어 게이트66: floating gate 74: control gate
76 : 워드 라인 78 : 비트 라인76: word line 78: bit line
91a : 필드 산화물 103 : 얇은 산화물 층91a: field oxide 103: thin oxide layer
110 : 자기 정렬 컨택트 윈도우 개구110: self-aligned contact window opening
발명의 요약Summary of the Invention
그러므로, 메모리 장치의 부동 게이트 제조 공정에서와 같이, 동시에 레귤러 윈도우 개구(regular window opening) 및 자기 정렬 컨택트 윈도우 개구를 정의하는 것이 본 발명의 목적이다.Therefore, it is an object of the present invention to define a regular window opening and a self-aligning contact window opening at the same time as in the floating gate manufacturing process of a memory device.
본 발명에 따라서, 더미 랜딩 패드는 단지 하나의 에칭 및 레지스트 공정이 사용될 수 있도록 실제의 폴리실리콘 랜딩 패드를 올리기 위한 폴리실리콘 공정에서 부동 게이트 처리 동안 정의되고 형성될 수 있다.In accordance with the present invention, dummy landing pads may be defined and formed during floating gate processing in a polysilicon process to raise the actual polysilicon landing pad so that only one etching and resist process can be used.
본 발명에 따라서, 반도체 집적 회로 장치는 그 내부에 형성된 필드 산화물 영역 및 공간 활성 영역을 갖는 실리콘 기판을 구비한다. 제 1 및 제 2 자기 정렬 컨택트들은 제 1 및 제 2 자기 정렬 컨택트 윈도우 개구들이 필드 산화물 영역 및 활성 영역과 관련되는 곳에서 형성된다. 더미 폴리실리콘 랜딩 패드는 필드 산화물 영역 위에 형성되고, 제 1 자기 정렬 컨택트 윈도우 개구 아래에 형성된다. 동작 폴리실리콘 랜딩 패드는 더미 랜딩 패드 위에 형성된다.According to the present invention, a semiconductor integrated circuit device includes a silicon substrate having a field oxide region and a space active region formed therein. First and second self-aligned contacts are formed where the first and second self-aligned contact window openings are associated with the field oxide region and the active region. A dummy polysilicon landing pad is formed over the field oxide region and below the first self-aligned contact window opening. An operative polysilicon landing pad is formed over the dummy landing pad.
본 발명의 또 다른 면에서, 제 2 자기 정렬 컨택트 윈도우 개구는 제 1 자기 정렬 컨택트 에칭 단계 동안 형성되는 제 1 상부와 제 2 자기 정렬 윈도우 개구 에칭 단계 동안 형성되는 제 2 하부를 포함한다. 상기 제 1 자기 정렬 컨택트 윈도우 개구는 제 1 자기 정렬 컨택트 에칭 단계 동안 형성된다. 상기 더미 랜딩 패드는 부동 게이트 제조 공정 동안 형성된다. 얇은 산화물 층은 제 2 자기 정렬 컨택트 윈도우 개구 아래에 위치된다. 폴리실리콘 랜딩 패드는 활성 영역의 일부분 상에 놓인다. 측벽 스페이서들은 동작 폴리실리콘 랜딩 패드의 양끝에서 형성될 수 있다.In another aspect of the invention, the second self-aligned contact window opening includes a first top formed during the first self-aligned contact etching step and a second bottom formed during the second self-aligned window opening etching step. The first self-aligned contact window opening is formed during the first self-aligned contact etching step. The dummy landing pad is formed during the floating gate fabrication process. The thin oxide layer is located below the second self-aligned contact window opening. The polysilicon landing pad lies on a portion of the active area. Sidewall spacers may be formed at both ends of the operative polysilicon landing pad.
본 발명의 방법에 있어서, 반도체 집적 회로 장치는 반도체 기판 내의 필드 산화물 영역 및 공간 활성 영역을 형성하는 단계를 포함하여 형성될 수 있다. 제 1 및 제 2 자기 정렬 컨택트 윈도우 개구들은 각각의 필드 산화물 영역 및 활성 영역 관련하여 형성된다. 방법은 또한 필드 산화물 영역 위 및 제 1 자기 정렬 컨택트 윈도우 개구 아래에 더미 폴리실리콘 랜딩 패드를 형성하는 단계를 포함한다. 상기 방법은 상기 더미 랜딩 패드 위에 동작 폴리실리콘 랜딩 패드를 형성하는 단계를 포함한다.In the method of the present invention, a semiconductor integrated circuit device may be formed comprising forming field oxide regions and space active regions in a semiconductor substrate. First and second self-aligned contact window openings are formed in relation to the respective field oxide region and active region. The method also includes forming a dummy polysilicon landing pad above the field oxide region and below the first self-aligned contact window opening. The method includes forming an operative polysilicon landing pad over the dummy landing pad.
본 발명의 다른 목적들, 특징들 및 장점들이 수반하는 첨부 도면들을 참조하여, 본 발명의 상세한 설명으로부터 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description when read in conjunction with the accompanying drawings.
바람직한 실시예의 상세한 설명Detailed description of the preferred embodiment
본 발명은 실제 폴리 랜딩 패드를 위한 더미 랜딩 패드 및 실제 폴리실리콘 패드를 올리기 위한 자기 정렬 컨택트 윈도우 개구를 정의하기 위해 사용될 수 있는 부동 게이트를 제조할 때, 폴리실리콘 공정을 제공하기 때문에 유리하다. 그러므로, 실제의 폴리실리콘이 더미 실리콘 패드에 의해 올려질 경우, 두개의 컨택트 개구 윈도우들을 동시에 정의할 수 있다. 자기 정렬 컨택트 윈도우 개구는 폴리 랜딩 패드의 상부에서 정의될 수 있으므로, 자기 정렬 컨택트의 제 1 에칭 단계 동안 정의될 것이다. 자기 정렬 컨택트(SAC) 제조는 일반적으로 대부분 SRAM 및 DRAM 기술들로 사용되어 왔다는 것이 본 기술 분야의 숙련자들에게 잘 알려져 있다. 그러나, 자기 정렬 컨택트 공정은 로직 공정들과 비교할만한 추가 마스크 및 에칭 공정들을 요구해 왔다. 본 발명의 장점에서, 상기 자기 정렬 컨택트는 SRAM(및/또는 DRAM) 메모리 블록들 및 플래쉬(FFLA)와 유사한 메모리 블록들로 사용되는 칩에서 추가 마스크 및 에칭 공정이 없이 제조될 수 있다.The present invention is advantageous because it provides a polysilicon process when manufacturing floating gates that can be used to define dummy landing pads for real poly landing pads and self-aligned contact window openings for raising real polysilicon pads. Therefore, when the actual polysilicon is raised by the dummy silicon pads, two contact opening windows can be defined at the same time. Since the self-aligned contact window opening may be defined at the top of the poly landing pad, it will be defined during the first etching step of the self-aligned contact. It is well known to those skilled in the art that self-aligned contact (SAC) fabrication has generally been used in most SRAM and DRAM technologies. However, self-aligned contact processes have required additional mask and etching processes comparable to logic processes. In an advantage of the present invention, the self-aligned contact can be made without additional mask and etching process in a chip used with memory blocks similar to SRAM (and / or DRAM) memory blocks and flash (FFLA).
본 발명에 따라서, 더미 폴리 랜딩 패드 특징들은 부동 게이트 마스크들로 추가된다. 더미 폴리 랜딩 패드는 자기 정렬 컨택트 윈도우 개구에 대해 실제의 폴리 랜딩 패드와 겹친다. 더미 랜딩 패드는 실제의 폴리 랜딩 패드를 올리도록 의도되며, 일단 실제의 랜딩 패드가 더미 랜딩 패드로 올려지면, 윈도우 개구는 실제 랜딩 패드의 최상단에서 정의될 수 있고, 반면 자기 정렬 컨택트 윈도우 개구는 얇은 산화물 층의 상부에서 정의될 수 있다. 실리콘 질화물 층이 본 기술 분야의 숙련자들에게 알려진 것처럼 형성된다. 본 발명의 일면에 있어서, 더미 랜딩 패드는 부동 게이트 제조 공정 동안 정의되고, 더미가 부동 게이트인 곳에서 절연된다.In accordance with the present invention, dummy poly landing pad features are added to floating gate masks. The dummy poly landing pad overlaps the actual poly landing pad with respect to the self-aligned contact window opening. The dummy landing pad is intended to raise the actual poly landing pad, and once the actual landing pad is raised to the dummy landing pad, the window opening can be defined at the top of the actual landing pad, while the self-aligning contact window opening is thin It can be defined on top of the oxide layer. Silicon nitride layers are formed as known to those skilled in the art. In one aspect of the invention, dummy landing pads are defined during the floating gate fabrication process and are insulated where the dummy is a floating gate.
도 1은 집적 회로의 MOS 필드 효과 트랜지스터를 형성하는 방법이 본 기술 분야의 숙련자들에게 알려진 반도체 제조 기술들에 따라서, 도핑된 실리콘 기판(26) 상에서 N 및 P 웰(20)과 필드 및 게이트 산화 영역들(22, 24)을 각각 형성하기 위해 사용되는 것으로 설명함으로서, 종래 기술의 자기 정렬 컨택트들을 형성하는 초기 단계들 및 기본 배경을 설명한다. 게이트 산화물 층(24)은 두께를 변경할 수 있지만 전형적으로 약 50 Å(angstrom) 두께 또는 본 기술 분야의 숙련자들에 의해 선택된 다른 두께가 될 수 있다.1 illustrates field and gate oxidation of N and P wells 20 on a doped silicon substrate 26, according to semiconductor fabrication techniques in which a method for forming an MOS field effect transistor of an integrated circuit is known to those skilled in the art. Described as being used to form regions 22 and 24, respectively, the initial background and basic background of forming prior art self-aligned contacts are described. Gate oxide layer 24 may vary in thickness but may typically be about 50 angstroms thick or other thicknesses selected by those skilled in the art.
폴리실리콘 층은 우선 소망의 시트 레지스턴스를 달성하기 위한 N- 형 불순물들과 같은 불순물들로 도핑된 저압 화학 기상 침착(LPCVD) 및 확산에 의해 형성된다. 폴리실리콘 층은 후에 완성된 반도체 장치에서 게이트들(30a, 30b)로써 기능을 할 것이다. 일반적으로 제 1 레벨 인터커넥트(interconnect)(도시되지 않음)는 상기 메모리 어레이의 주변에 위치될 수 있고, 이 폴리실리콘 층으로부터 형성될 수 있다. 이어서, 산화물 층(32a, 32b)는 상기 폴리실리콘 상에서 증대되고, LPCVD에 의해 상기 산화물 층 상에서 형성된 실리콘 질화물 층(34a, 34b)의 아래에 놓인다.The polysilicon layer is first formed by low pressure chemical vapor deposition (LPCVD) and diffusion doped with impurities such as N-type impurities to achieve the desired sheet resistance. The polysilicon layer will later function as gates 30a and 30b in the finished semiconductor device. In general, a first level interconnect (not shown) may be located at the periphery of the memory array and formed from this polysilicon layer. Oxide layers 32a and 32b are then grown on the polysilicon and underlying the silicon nitride layers 34a and 34b formed on the oxide layer by LPCVD.
이어서, 폴리실리콘 게이트들(30a, 30b)은 실리콘 질화물 층 및 실리콘 산화물 층의 플라즈마 에칭과, 이 층들에 의해 덮여진 폴리실리콘 게이트들을 형성하기 위한 폴리실리콘의 다음 플라즈마 에칭을 포함할 수 있는 잘 알려진 포토 마스킹 및 샌드위치 에칭 기술들에 의해 형성된다.The polysilicon gates 30a, 30b are then well known, which may include plasma etching of the silicon nitride layer and silicon oxide layer and subsequent plasma etching of polysilicon to form polysilicon gates covered by the layers. It is formed by photo masking and sandwich etching techniques.
이온 수행은 어떤 웰도 존재하지 않는 경우, LDD 임플란트(implant)들이 웰 또는 기판에 대향하는 전도 형태를 갖도록 N- 및 P- 형의 가볍게 도핑된 드레인(LDD) 임플란트들(36)을 형성한다. TEOS를 사용함으로써 실리콘 산화물 층의 화학 기상 침착은 실리콘 이산화물의 게이트 측벽 스페이서(38)를 형성하기 위한 반응 이온 에칭에 뒤이어 일어날 수 있다. 산화물 층은 소스/드레인 영역을 덮기 위해 온도를 증가시킬수 있고, 스페이서 산화물의 밀도를 증가시킬수 있다. N+ 및 P+ 형의 소스/드레인 영역들(40)은 잘 알려진 마스크 이온 수행에 의해 형성될 수 있고, 상기 도펀트(dopant) 농도는 전형적으로 이 영역들 내의 입방 센티미터 당 도펀트 아톰들의 양으로 정의된다. 점선들(44)의 실리콘 질화물 층은 화학 기상 침착에 의해서와 같이, 침착될 수 있다.Ion conduction forms N- and P-type lightly doped drain (LDD) implants 36 such that when no well is present, the LDD implants have a conductive form opposite the well or substrate. By using TEOS, chemical vapor deposition of the silicon oxide layer can occur following reactive ion etching to form gate sidewall spacers 38 of silicon dioxide. The oxide layer can increase the temperature to cover the source / drain regions and increase the density of the spacer oxide. Source / drain regions 40 of N + and P + type can be formed by well-known mask ion performance, and the dopant concentration is typically defined as the amount of dopant atoms per cubic centimeter in these regions. The silicon nitride layer of dotted lines 44 may be deposited, such as by chemical vapor deposition.
본 기술 분야의 숙련자들에게 알려져 있으므로 도시되지 않은 다음 처리 단계 동안, 게이트 컨택트 영역들이 정의될 수 있고, 제 1 및 제 2 레지스트 층들(점선들(21, 22)로 도시됨)은 본 기술 분야의 숙련자들에게 알려진 기술들로 적용될 수 있다. 컨택트 윈도우 개구들은 전기적 컨택트가 각각의 게이트(30a, 30b)로 제조되도록하기 위한 산화물, 질화물, 산화물 층들을 통해 형성된다. 폴리실리콘 절연 마스크는 점선들로 나타낸 것처럼, 게이트(30b)에 접촉을 허용하기 위해 윈도우 개구를 형성함으로서 게이트를 노출시키는데 사용될 수 있다. 노출된 게이트(30b)는 그 게이트의 아래를 넓히므로, 보다 느슨한 정렬 허용 한계를 가질수 있다. 적용될 제 1 포토레지스트 층(21)은 심지어 최악의 정렬인 경우에도 에칭 동안 마스크의 게이트를 노출시키기 위한 산화물 층들 및 실리콘 질화물 층의 소스/드레인 영역의 노출을 보호한다. 그러므로, 게이트로의 전기적인 접촉은 소스나 드레인 및 게이트 간의 단락을 야기시키지 않고 게이트 아래의 트랜지스터의 활성 채널 영역 상에서 제조될 수 있다.Known to those skilled in the art, during the next processing step not shown, gate contact regions can be defined, and the first and second resist layers (shown in dashed lines 21 and 22) are known in the art. The techniques can be applied to those skilled in the art. Contact window openings are formed through oxide, nitride, and oxide layers to allow electrical contact to be made to the respective gates 30a and 30b. The polysilicon insulating mask can be used to expose the gate by forming a window opening to allow contact to the gate 30b, as indicated by the dotted lines. The exposed gate 30b widens below it, and thus may have a looser alignment tolerance. The first photoresist layer 21 to be applied protects the exposure of the source / drain regions of the oxide layers and the silicon nitride layer to expose the gate of the mask during etching even in the worst alignment. Therefore, electrical contact to the gate can be fabricated on the active channel region of the transistor under the gate without causing a short between the source or drain and the gate.
잘 알려져 있는 것과 같이, 멀티-스텝 에칭은 산화물이 플라즈마 에칭으로 레지스트 층 내의 윈도우 개구에 의해 노출된 영역에서 제거되는 게이트 컨택트를 노출시키기 위해 수행될 수 있다. 제 1 및 제 2 포토레지스트 층들의 제거는 표준 수분 인산 에칭(standard wet phosphoric etch)에 뒤이어 일어날 수 있다. 두꺼운 산화물 층의 제거는 폴리실리콘 게이트 컨택트(도시되지 않음)를 생산하기 위한 게이트의 측면들에 산화물 단계의 높이를 감소시킬 것이며, 게이트(30b)에 위치될 것이다. 소스/드레인 영역들에 대한 컨택트들은 본 기술 분야의 숙련자들에게 알려진 것처럼, 실리콘 질화물 층은 게이트를 덮고 있는 산화물의 다소의 부분들이 제거된 후에 게이트를 보호하는 숨겨진 컨택트 마스크를 사용하여 정의될 수 있다. 게이트(30a) 상의 손상되지 않은 보호용 실리콘 질화물 층 및 스페이서 산화물을 구비하고, 임의의 소스/드레인 컨택트 금속화는 후에 침착될 수 있고, 게이트 내의 소스/드레인 간의 단락를 야기시키지 않고 게이트를 중첩시킬 것이다.As is well known, multi-step etching can be performed to expose gate contacts where oxides are removed in areas exposed by window openings in the resist layer by plasma etching. Removal of the first and second photoresist layers may occur following a standard wet phosphoric etch. Removal of the thick oxide layer will reduce the height of the oxide step on the sides of the gate to produce polysilicon gate contacts (not shown) and will be located in the gate 30b. Contacts for the source / drain regions can be defined using a hidden contact mask that protects the gate after some portions of the oxide covering the gate are removed, as known to those skilled in the art. . With an intact protective silicon nitride layer and spacer oxide on the gate 30a, any source / drain contact metallization can be deposited later and will overlap the gate without causing a short between the source / drain in the gate.
본 기술 분야의 숙련자들에게 알려져 있는 것과 같이, 소스, 드레인 및 폴리실리콘 게이트 컨택트 및 인터커넥트(interconnect)들에 의해 노출된 임의의 실리콘은 스퍼터 티타늄(sputter titanium) 층들을 침착시키고, 이어서 신속한 온도 어닐링(thermal annealing)을 사용함으로서 실리사이드(silicide)될 수 있고, 후자의 처리 단계 동안 아래에 놓인 소스, 드레인 및 게이트 영역들과 인터커넥트들을 보호할 수 있다. 본 기술 분야의 숙련자들에게 알려져 있는 것과 같이, 다른 층들은 스퍼터 티타늄 층, 두꺼운 산화물 층 및 폴리실리콘의 다른 층들을 구비하여 추가될 수 있다. 도 1 및 수반한 설명들은 자기 정렬 컨택트 윈도우들을 위한 반도체 제조 공정의 일례이지만, 상기 설명은 이하에 기재되는 것처럼, 본 발명이 향상된 자기 정렬 컨택트들을 형성하기 위한 전형적인 종래의 기술을 나타낸다.As is known to those skilled in the art, any silicon exposed by the source, drain and polysilicon gate contacts and interconnects deposits sputter titanium layers, followed by rapid temperature annealing ( By using thermal annealing, it can be silicided and protect the underlying source, drain and gate regions and interconnects during the latter processing step. As is known to those skilled in the art, other layers can be added with other layers of sputtered titanium layer, thick oxide layer and polysilicon. 1 and the accompanying descriptions are an example of a semiconductor fabrication process for self-aligned contact windows, but the above description represents a typical conventional technique for forming self-aligned contacts with the present invention as described below.
임의의 최소 배선폭들 및 최소 공간 또는 설계 허용 한계들은 반도체 장치의 전기 보전성을 유지하기 위해 반도체 장치들 사이에서 유지되어야 한다. 다양한 확산 영역들의 금속 컨택트들을 형성하는데 있어서, 임의의 부정렬(misalignment)은 부정렬 또는 다른 공간 문제들이 게이트 영역을 접촉시키는 금속들로 인해 발생할 때 문제가 생길 수 있다. 그러므로, 랜딩 패드들은 금속 컨택트들 및 아래에 놓인 확산 영역들 사이에서 형성된다. 랜딩 패드들은 전형적으로 실리사이드 층이 허용할 수 있는 레벨까지 시트 레지스턴스를 감소시키기 위해 형성될 수 있는 도핑된 폴리실리콘 층으로부터 형성된다. 랜딩 패드는 셀의 크기 감소를 허용하고, 보다 심각한 부정렬 문제들을 허용한다. 전형적으로, 랜딩 패드는 랜딩 패드에 컨택트 개구를 에칭할 때 좋은 에칭 스톱(etching stop)이 된다.Any minimum wiring widths and minimum space or design tolerances must be maintained between semiconductor devices to maintain electrical integrity of the semiconductor device. In forming metal contacts of various diffusion regions, any misalignment can be a problem when misalignment or other spatial problems arise due to the metals contacting the gate region. Therefore, landing pads are formed between the metal contacts and underlying diffusion regions. Landing pads are typically formed from a doped polysilicon layer that can be formed to reduce the sheet resistance to an acceptable level of the silicide layer. Landing pads allow for cell size reduction and allow for more serious misalignment problems. Typically, the landing pad is a good etching stop when etching contact openings on the landing pad.
추가하여, 자기 정렬 컨택트들의 사용은 또한 포토리소그래피 (photolithography) 및 드라이 에칭(dry etch)과 같은 반도체 제조에서의 진보 외에도 더 작고 더 높은 반도체 칩들을 수행하는데 기여해왔다. 자기 정렬 컨택트 개념은 상술된 것과 같이, 워드 라인 구조들 사이의 공간보다 폭이 더 넓은 자기 정렬 컨택트 개구를 구비한 워드 라인 또는 게이트 구조 간에 위치된 소스/드레인 영역에 대한 개구를 사용한다.In addition, the use of self-aligned contacts has also contributed to performing smaller and higher semiconductor chips in addition to advances in semiconductor manufacturing, such as photolithography and dry etch. The self-aligned contact concept uses openings for source / drain regions located between word lines or gate structures with self-aligned contact openings that are wider than the space between the word line structures, as described above.
앞서 언급된 것처럼, 자기 정렬 컨택트 개구에 노출된 소스/드레인 영역의 금속 구조들은 전형적으로 폴리실리콘 또는 금속 실리사이드-폴리실리콘(폴리사이드) 층들을 사용하여 형성된다.As mentioned above, the metal structures of the source / drain regions exposed to the self-aligned contact openings are typically formed using polysilicon or metal silicide-polysilicon (polyside) layers.
도 3a 및 도 3b는 도 2에 도시된 것처럼, 부동 게이트 트랜지스터(64)를 사용한 NAND(60)(도 3a) 및 NOR(62) 플래쉬 메모리 셀들을 각각 설명한다. 본 기술 분야의 숙련자들에게 알려진 것처럼, 부동 게이트 트랜지스터(64)는 부동 게이트(66)에서의 전하 형태로 저장된 데이타를 가지며, 프로그래밍 및 장기간 전하 보유가 용이하기 때문에, 2진 정보 저장에 효과적이다. 부동 게이트는 전형적으로 절연층(SiO2)에 의해 둘러싸여진다. 대부분의 2진 응용들에서, 정보 저장은 부동 게이트(66)에 많은 양의 전하를 침착시키거나 또는 부동 게이트로부터 전하를 제거함에 의해서 달성된다. 도 2에 도시된 것처럼, 0(zero) 값에 대한 부동 게이트는 소스(68)에서 부동 게이트(66)까지의 전자 이동을 도시하고, 1 값에 대해, 전자 이동은 부동 게이트(66)에서 소스(68)까지 발생한다. 부동 게이트 트랜지스터(64)는 드레인(70), 이 예의 P- 형 기판(72) 및 제어 게이트(74)를 구비한다.3A and 3B illustrate NAND 60 (FIG. 3A) and NOR 62 flash memory cells using floating gate transistor 64, respectively, as shown in FIG. As is known to those skilled in the art, the floating gate transistor 64 has data stored in the form of charge in the floating gate 66 and is effective for storing binary information because of ease of programming and long term charge retention. The floating gate is typically surrounded by an insulating layer (SiO 2 ). In most binary applications, information storage is accomplished by depositing a large amount of charge on or removing charge from the floating gate 66. As shown in FIG. 2, the floating gate for a zero value shows electron movement from source 68 to floating gate 66, and for a value of 1, electron movement is the source at floating gate 66. Occurs up to (68). Floating gate transistor 64 has a drain 70, a P-type substrate 72 of this example, and a control gate 74.
도 3a에서, NAND 메모리(60)는 높은 밀도를 위해 직렬로 셀들을 연결하는 반면, NOR 셀(62)은 보다 빠른 액세스를 위해 병렬로 연결된다. 도 3b는 제어 전극 및 부동 게이트, 드레인, 소스의 워드 라인들(76) 및 비트 라인들(78) 각각을 도시한다.In FIG. 3A, NAND memory 60 connects cells in series for high density, while NOR cells 62 are connected in parallel for faster access. 3B shows each of the word lines 76 and bit lines 78 of the control electrode and floating gate, drain, source.
도 4 및 도 4a는 소스/드레인 영역들(도시되지 않음) 및 필드 산화물 영역(91a) 위에 위치된 폴리실리콘(PY) 랜딩 패드(92)를 포함하는 각각의 필드 산화물 영역(91a) 및 공간 활성 영역(91b)을 갖는 실리콘 기판(90)을 구비한 자기 정렬 컨택트 윈도우 개구를 사용하여 종래 기술 구조를 설명하는 고도의 개략도이다. 레귤러 윈도우 개구는 100(WH1)에서 설명되고, 컨택트(100a)를 구비한다. 자기 정렬 컨택트 윈도우 오프닝(SAC WH1)은 102에 설명되고, 도 4b의 얇은 산화물 층(103)(TOX) 상에 위치되며, 자기 정렬 컨택트(102a)를 구비한다. 각각의 개구(100, 102)는 본 기술 분야의 숙련자들에게 알려져 있는 기술들에 의해 형성되는 각각의 플러그(plug)들을 포함할 수 있다. 윈도우들(100, 102)은 본 기술 분야의 숙련자들에게 알려져 있는 산화물로 형성된 측벽 스페이서(105)를 구비한다. 하드 마스크 산화물(hard mask oxide)(105a) 및 실리콘 질화물 층(105b)은 설명된 것처럼 형성된다. 본 기술 분야의 숙련자들에게 알려져 있는 것과 같이, 실리콘 질화물 층 또는 이와 유사하게 형성된 층은 본 발명에 대해 필수적이며, 라이너(liner)를 형성한다.4 and 4A show each field oxide region 91a and space active including source / drain regions (not shown) and a polysilicon (PY) landing pad 92 positioned over the field oxide region 91a. A highly schematic diagram illustrating a prior art structure using a self-aligned contact window opening with a silicon substrate 90 having an area 91b. The regular window opening is described at 100 (WH1) and has a contact 100a. Self-aligned contact window opening SAC WH1 is described at 102 and located on thin oxide layer 103 (TOX) of FIG. 4B and has self-aligned contact 102a. Each opening 100, 102 may include respective plugs formed by techniques known to those skilled in the art. The windows 100, 102 have sidewall spacers 105 formed of oxide known to those skilled in the art. Hard mask oxide 105a and silicon nitride layer 105b are formed as described. As is known to those skilled in the art, a silicon nitride layer or similarly formed layer is essential for the present invention and forms a liner.
자기 정렬 컨택트 윈도우 개구(101)는 본 기술 분야의 숙련자들에게 알려져 있는 기술의 제 1 자기 정렬 컨택트 에칭 단계에 의해 형성되는 제 1 상부(110)를 구비한다. 제 2 하부(112)는 본 기술 분야의 숙련자들에게 알려져 있는 기술의 설명된 구조를 형성하기 위한 제 2 자기 정렬 컨택트 에칭 단계에 의해 형성된다. 폴리실리콘 랜딩 패드 구조(114)는 제 2 활성 영역(91b)에 관련된다. 도 4b는 랜딩 패드(92), 자기 정렬 컨택트 윈도우 개구(102) 및 레귤러 윈도우 개구(100)의 평면을 설명한다.Self-aligned contact window opening 101 has a first top 110 formed by a first self-aligned contact etch step of techniques known to those skilled in the art. The second bottom 112 is formed by a second self-aligned contact etch step to form the described structure of the technique known to those skilled in the art. The polysilicon landing pad structure 114 is related to the second active region 91b. 4B illustrates the plane of landing pad 92, self-aligned contact window opening 102, and regular window opening 100.
도 5a 및 도 5b는 더미 랜딩 패드(130)가 부동 게이트 제조 공정 동안 정의되는 본 발명의 장점을 설명하는 고도의 개략도들이다. 결과적으로, 레귤러 윈도우 개구(100)인 것은 자기 정렬 컨택트(131a)를 갖는 제 1 자기 정렬 컨택트 윈도우 개구(131)로 형성될 수 있다. 실제 폴리실리콘 랜딩 패드(132)는 이 제 1 자기 정렬 컨택트 윈도우 개구에서 형성되고, 도 4a에 도시된 자기 정렬 컨택트 윈도우 개구에 대응하는 제 2 자기 정렬 컨택트 윈도우(140)로 올려진다. 도 4a 및 도 4b에 도시된 구조에서, 자기 정렬 컨택트 에칭 공정은 전형적으로 두 단계의 에칭 단계로 행해지며, 제 1 단계는 산화물 상에 질화물의 에칭 선택성을 거의 갖지 않으나, 유전체를 완전히 제거한다. 제 2 단계는 스페이서 요구들이 보호되어야 하기 때문에, 실리콘 질화물(105b) 상에 산화물 및 실리콘의 훌륭한 에칭 선택성을 가지지 않는다. 그러므로, 도 4a 및 도 4b의 종래 기술에 따라, 폴리실리콘의 상부 및 실리콘의 상부에 레귤러 윈도우 개구뿐만 아니라 동시에 자기 정렬 윈도우 컨택트 개구도 정의하는 것이 불가능하다. 그러나, 윈도우 개구들(131, 140)은 실제의 폴리-랜딩이 더미 폴리실리콘 랜딩 패드(130)에 의해 올려질 때, 본 발명에 따라서 동시에 정의될 수 있고, 그러므로, 폴리실리콘 랜딩 패드의 상부에서의 레귤러 윈도우는 자기 정렬 컨택트 에칭 단계 1 동안 정의될 것이다. 자기 정렬 윈도우 개구(140)은 에칭 단계의 제 1 부분 및 아래의 제 2 하부(144) 동안 형성된 상위 부분(142)을 구비한다.5A and 5B are highly schematic diagrams illustrating the advantages of the present invention in which the dummy landing pad 130 is defined during the floating gate fabrication process. As a result, the regular window opening 100 may be formed with a first self-aligning contact window opening 131 having a self-aligning contact 131a. The actual polysilicon landing pad 132 is formed at this first self-aligned contact window opening and raised to a second self-aligned contact window 140 corresponding to the self-aligned contact window opening shown in FIG. 4A. In the structure shown in FIGS. 4A and 4B, the self-aligned contact etch process is typically performed in two steps of etching, with the first step having little etch selectivity of nitride on the oxide, but completely removing the dielectric. The second step does not have good etch selectivity of oxides and silicon on silicon nitride 105b because the spacer requirements must be protected. Therefore, according to the prior art of FIGS. 4A and 4B, it is impossible to define not only regular window openings on top of polysilicon and top of silicon but also self-aligning window contact openings at the same time. However, the window openings 131, 140 can be defined simultaneously in accordance with the present invention when the actual poly-landing is raised by the dummy polysilicon landing pad 130, and therefore, at the top of the polysilicon landing pad The regular window of will be defined during self-aligned contact etch step 1. Self-aligning window opening 140 has an upper portion 142 formed during the first portion of the etching step and the second lower portion 144 below.
이후, 도 6을 참조하면, 본 발명의 반도체 집적 회로 장치를 형성하기 위한 기준 단계들을 나타내는 순서도가 도시된다. 블록(200)에 도시된 것처럼, 더미 폴리 랜딩 패드가 처음으로 형성된다. 이어서, 폴리 게이트 스택이 블록(202)에 도시된 것처럼 게이트 산화물, 폴리실리콘 또는 하드 마스크 산화물과 같이 침착된다. 이어서, 폴리 게이트가 게이트 포토리소그래피 및 무선 주파수 플라즈마 에칭과 같이 형성(블록(204))된다. 스페이서 산화물은 전형적으로 TEOS 막과 같이 침착(블록(206))된다. 스페이서는 무선 주파수 플라즈마 에칭에 의해서와 같이 형성(블록(208))된다. 실리콘 질화물은 저압 화학 기상 침착, 고밀도 플라즈마 또는 PECVD로 침착(블록(210))된다. 유전체(1)는 고밀도 플라즈마, PSG 산화물 또는 BPSG에 의해 침착(블록(212))된다. 최종적으로, 제 1 윈도우 자기 정렬 컨택트 에칭이 수행(블록(214))된다. 자기 정렬 컨택트 윈도우 에칭은 세 단계로 구성할 수 있다. 제 1 에칭은 질화물 상에 산화물의 에칭 선택성을 거의 갖지 않으나, 제 2 에칭은 에칭이 실리콘 질화물 막에서 방해될 수 있기 때문에, 질화물 상에 산화물의 훌륭한 에칭 선택성을 갖는다. 이후, 가스 화학이 실리콘 질화물을 제거하기 위해 변화된다. 에칭은 실리콘 산화물 상에 실리콘 질화물의 훌륭한 에칭 선택성을 갖는다. 당연하게, 상기 확인된 상세한 설명은 임플란트가 자기 정렬 컨택트 공정에 부적절하기 때문에 트랜지스터 형성을 위해 필요한 수행 공정들을 구비하지 않는다.6, a flow chart showing reference steps for forming a semiconductor integrated circuit device of the present invention is shown. As shown in block 200, a dummy poly landing pad is first formed. A poly gate stack is then deposited, such as gate oxide, polysilicon or hard mask oxide, as shown in block 202. The poly gate is then formed (block 204) such as gate photolithography and radio frequency plasma etching. Spacer oxide is typically deposited (block 206) like a TEOS film. The spacers are formed (block 208) as by radio frequency plasma etching. Silicon nitride is deposited (block 210) by low pressure chemical vapor deposition, high density plasma or PECVD. Dielectric 1 is deposited (block 212) by high density plasma, PSG oxide or BPSG. Finally, a first window self-aligned contact etch is performed (block 214). Self-aligned contact window etching can be configured in three steps. The first etch has little or no etch selectivity of the oxide on the nitride, but the second etch has good etch selectivity of the oxide on the nitride because etching can interfere with the silicon nitride film. The gas chemistry is then changed to remove silicon nitride. Etching has good etch selectivity of silicon nitride on silicon oxide. As a matter of course, the above detailed description does not have the necessary processing steps for transistor formation since the implant is inadequate for self-aligned contact processes.
본 발명의 많은 변형예 및 다른 실시예들이 본 기술 분야의 숙련자들에게 기억될 것이며, 전술한 상세한 설명 및 관련 도들에 기재된 사상의 장점을 갖는다. 그러므로, 본 발명은 본원에 개시된 특정 실시예들에 제한되는 것이 아니며, 여러 변형예 및 실시예들은 첨부된 청구 범위의 범위 내에 포함된다는 것을 이해해야 한다.Many modifications and other embodiments of the invention will come to mind to those skilled in the art, having the benefit of the teachings described in the foregoing description and related drawings. Therefore, it is to be understood that the invention is not limited to the specific embodiments disclosed herein, and that various modifications and embodiments are within the scope of the appended claims.
메모리 장치의 부동 게이트 제조 공정에서와 같이, 동시에 레귤러 윈도우 개구(regular window opening) 및 자기 정렬 컨택트 윈도우 개구를 정의하는 효과가 있다.As in the floating gate manufacturing process of the memory device, there is an effect of defining regular window openings and self-aligning contact window openings at the same time.
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| US5166771A (en) | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
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| JPH04218918A (en) * | 1990-04-27 | 1992-08-10 | Fujitsu Ltd | Semiconductor device and its manufacture |
| US5087584A (en) * | 1990-04-30 | 1992-02-11 | Intel Corporation | Process for fabricating a contactless floating gate memory array utilizing wordline trench vias |
| KR930011462B1 (en) * | 1990-11-23 | 1993-12-08 | 현대전자산업 주식회사 | Method of decreasing step coverage of multilayer wiring |
| JP3010945B2 (en) * | 1991-12-13 | 2000-02-21 | 日本電気株式会社 | Method of forming self-aligned contact hole |
| US5298792A (en) * | 1992-02-03 | 1994-03-29 | Micron Technology, Inc. | Integrated circuit device with bi-level contact landing pads |
| JP2748070B2 (en) * | 1992-05-20 | 1998-05-06 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
| JPH06224196A (en) * | 1993-01-28 | 1994-08-12 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0774326A (en) * | 1993-09-01 | 1995-03-17 | Seiko Epson Corp | Semiconductor device and manufacture thereof |
| US5945738A (en) | 1994-05-31 | 1999-08-31 | Stmicroelectronics, Inc. | Dual landing pad structure in an integrated circuit |
| JPH098008A (en) * | 1995-06-16 | 1997-01-10 | Sony Corp | Method for forming interconnection and interconnection structure |
| SG71683A1 (en) * | 1995-09-15 | 2000-04-18 | Chartered Semiconductor Mfg | Three-dimensional polysilicon capacitor for high density integrated circuit applications |
| WO1997014185A1 (en) | 1995-10-11 | 1997-04-17 | Paradigm Technology, Inc. | Semiconductor device with a planarized interconnect with poly-plug and self-aligned contacts |
| US5719071A (en) | 1995-12-22 | 1998-02-17 | Sgs-Thomson Microelectronics, Inc. | Method of forming a landing pad sturcture in an integrated circuit |
| JP3440671B2 (en) * | 1996-01-18 | 2003-08-25 | ソニー株式会社 | Wiring formation method |
| JP3665426B2 (en) * | 1996-07-17 | 2005-06-29 | 東芝マイクロエレクトロニクス株式会社 | Manufacturing method of semiconductor device |
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| US5907779A (en) | 1996-10-15 | 1999-05-25 | Samsung Electronics Co., Ltd. | Selective landing pad fabricating methods for integrated circuits |
| US5760458A (en) * | 1996-10-22 | 1998-06-02 | Foveonics, Inc. | Bipolar-based active pixel sensor cell with poly contact and increased capacitive coupling to the base region |
| JP2923912B2 (en) * | 1996-12-25 | 1999-07-26 | 日本電気株式会社 | Semiconductor device |
| JP3600393B2 (en) * | 1997-02-10 | 2004-12-15 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| US5780339A (en) | 1997-05-02 | 1998-07-14 | Vanguard International Semiconductor Corporation | Method for fabricating a semiconductor memory cell in a DRAM |
| US5731236A (en) * | 1997-05-05 | 1998-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process to integrate a self-aligned contact structure, with a capacitor structure |
| US6004829A (en) * | 1997-09-12 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Method of increasing end point detection capability of reactive ion etching by adding pad area |
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