JPH04218918A - Semiconductor device and its manufacture - Google Patents
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- JPH04218918A JPH04218918A JP3092342A JP9234291A JPH04218918A JP H04218918 A JPH04218918 A JP H04218918A JP 3092342 A JP3092342 A JP 3092342A JP 9234291 A JP9234291 A JP 9234291A JP H04218918 A JPH04218918 A JP H04218918A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000011960 computer-aided design Methods 0.000 claims description 16
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 110
- 239000011229 interlayer Substances 0.000 description 19
- 238000010586 diagram Methods 0.000 description 12
- 239000000758 substrate Substances 0.000 description 7
- 238000000059 patterning Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012805 post-processing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特に多層配線の層間を接続するビアホールを有す
る半導体装置及びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having via holes for connecting layers of multilayer wiring and a method of manufacturing the same.
【０００２】0002
【従来の技術】図１２は従来例の説明図であり、同図（
ａ）は計算器援用設計（ＣＡＤ）によるビアホールパタ
ーンのコンポーネント情報により発生した回路パターン
の上面図であり、同図（ｂ）のこの回路パターンによっ
て製造された半導体装置の断面図である。[Prior Art] FIG. 12 is an explanatory diagram of a conventional example.
FIG. 2A is a top view of a circuit pattern generated from component information of a via hole pattern by computer-aided design (CAD), and FIG. 1B is a sectional view of a semiconductor device manufactured using this circuit pattern.
【０００３】同図（ａ）において、１はＣＲＴ装置の画
面上の回路パターン配置の基盤となる格子状のグリッド
パターンであり、２は回路パターンの位置を決めるグリ
ッド（交点）である。３は上層配線と下層配線とを接続
するためのビアホールパターン、４は上層配線パッドパ
ターン、５は下層配線パッドパターンである。In FIG. 2A, numeral 1 is a lattice-like grid pattern that serves as the basis for arranging circuit patterns on the screen of a CRT device, and numeral 2 is a grid (intersection) that determines the position of the circuit pattern. 3 is a via hole pattern for connecting upper layer wiring and lower layer wiring, 4 is an upper layer wiring pad pattern, and 5 is a lower layer wiring pad pattern.
【０００４】なお、上層配線パッドパターン４および下
層配線パッドパターン５は、ビアホールを介した確実な
接続を保証するために、位置合わせ余裕を見込んでビア
ホールパターン３の領域よりも大きくとってある。又、
ＣＡＤによるパターン配置においては、これらのパッド
パターン４，５はビアホールパターン３のコンポーネン
ト情報として、ビアホールパターン３の発生に伴って一
体となって発生するものである。[0004] The upper layer wiring pad pattern 4 and the lower layer wiring pad pattern 5 are set larger than the area of the via hole pattern 3 in order to ensure a reliable connection through the via hole, allowing for alignment margin. or,
In pattern arrangement by CAD, these pad patterns 4 and 5 are generated as component information of the via hole pattern 3 together with the generation of the via hole pattern 3.
【０００５】同図（ｂ）において、７は基板６上に形成
されたＡｌ膜からなる下層配線パッド、８は層間絶縁膜
、９はビアホール、１０はＡｌ膜からなる上層配線パッ
ドである。In FIG. 1B, 7 is a lower wiring pad made of an Al film formed on a substrate 6, 8 is an interlayer insulating film, 9 is a via hole, and 10 is an upper wiring pad made of an Al film.
【０００６】[0006]
【発明が解決しようとする課題】ところで、従来例の回
路パターンの発生方法によって多層配線構造を形成する
と、図１３（ａ）に示すように、基板１１上に形成され
た下層配線１２（下層配線パッドを含む）及び層間絶縁
膜１３の段差の影響を受け、Ａｌ膜からなる上層配線１
５（上層配線パッドを含む）がＡの部分で細ったり、あ
るいは窪みＢが生じる。[Problems to be Solved by the Invention] By the way, when a multilayer wiring structure is formed by the conventional circuit pattern generation method, as shown in FIG. (including pads) and the step of the interlayer insulating film 13, the upper layer wiring 1 made of Al film
5 (including the upper layer wiring pad) becomes thin at the part A, or a depression B occurs.
【０００７】一般に、段差でのＡｌの流れ込みによって
配線の細りが生じるが、特にビアホールがあると、ビア
ホールへの流れ込みもあって細りがより激しくなり、断
線し易くなる。又、窪みもより深くなるので、３層〜４
層の多層配線を行うことは事実上極めて困難である。[0007] Generally, wiring thinning occurs due to the flow of Al at a step, but especially when there is a via hole, the thinning becomes more severe due to the flow of Al into the via hole, making it more likely to break. Also, the depression will be deeper, so 3 to 4 layers
In fact, it is extremely difficult to perform multilayer wiring.
【０００８】又、図１３（ｂ）に示すように下層配線１
２に隣接して他の下層配線１６があると、下層配線１６
のない反対側ではビアホール１４周辺で層間絶縁膜１３
の断面形状に高低差が生じる。この結果、ビアホール１
４を形成するときのマスク露光装置の焦点深度が場所に
よって異なるためにビアホールの形成が適正に行われず
、下層配線１２と上層配線１５との接続が不完全になる
場合がある。Furthermore, as shown in FIG. 13(b), the lower layer wiring 1
If there is another lower layer wiring 16 adjacent to 2, the lower layer wiring 16
On the other side where there is no interlayer insulating film 13 around the via hole 14
There is a difference in height in the cross-sectional shape. As a result, via hole 1
Since the depth of focus of the mask exposure device when forming the wiring 4 differs depending on the location, the via hole may not be formed properly, and the connection between the lower layer wiring 12 and the upper layer wiring 15 may become incomplete.
【０００９】更に、上層配線１５がビアホール１４上の
Ｃの部分で斜めに形成されるため、Ｃの部分を配線パッ
ドとして、不図示のビアホールを介してその上の上層破
線パターンに接続することが困難となり、多層化が難し
くなる。Furthermore, since the upper layer wiring 15 is formed obliquely at the portion C above the via hole 14, it is possible to use the portion C as a wiring pad and connect it to the upper layer broken line pattern above it through a via hole (not shown). This makes it difficult to create multiple layers.
【００１０】他方、図１３（ｃ）に示すように下層配線
１２の下の層間絶縁膜１３の下に形成される他の配線１
７が近接している場合には、下層配線１２の断面形状が
斜めになる。このため、ビアホール１４が適正に形成さ
れ難いという問題がある。又、その上に形成される上層
配線１５もビアホール１４上で斜めとなり、不図示のビ
アホールを介してその上の上層配線パターンに接続する
ことが困難となる。On the other hand, as shown in FIG. 13(c), another wiring 1 formed under the interlayer insulation film 13 under the lower wiring 12
7 are close to each other, the cross-sectional shape of the lower layer wiring 12 becomes oblique. Therefore, there is a problem that it is difficult to form the via hole 14 properly. In addition, the upper layer wiring 15 formed thereon is also oblique on the via hole 14, making it difficult to connect to the upper layer wiring pattern above it through the via hole (not shown).
【００１１】本発明は上記の問題点に鑑み創作されたも
のであり、ダミーパターンを用いることによりウエハー
プロセスにおける多層配線構造のビアホール周辺の平坦
化をより簡便、かつ、確実に可能とし、高集積化及び高
性能化が可能な半導体装置及びその製造方法を実現しよ
うとする。The present invention was created in view of the above problems, and by using a dummy pattern, it is possible to more easily and reliably flatten the area around via holes in a multilayer wiring structure in a wafer process, thereby achieving high integration. We aim to realize a semiconductor device and its manufacturing method that can be improved in size and performance.
【００１２】0012
【課題を解決するための手段】図１は本発明の原理説明
図である。第１の配線層２５及びダミーパッド１００は
、夫々第１の層２４上に形成されている。第２の層２７
は絶縁材料からなり、第１の配線層２５及びダミーパッ
ド１００を覆うように第１の層２４上に形成されている
。第２の配線層２９は第２の層２７上に形成され、第２
の層２７に形成されたビアホール２８を介して第１の配
線層と電気的に接続している。ダミーパッド１００はビ
アホール２８の周囲に少なくとも１つ設けられており、
第１及び第２の配線層２５，２９とは電気的に絶縁され
ている。[Means for Solving the Problems] FIG. 1 is a diagram illustrating the principle of the present invention. The first wiring layer 25 and the dummy pad 100 are formed on the first layer 24, respectively. second layer 27
is made of an insulating material and is formed on the first layer 24 so as to cover the first wiring layer 25 and the dummy pad 100. A second wiring layer 29 is formed on the second layer 27, and a second wiring layer 29 is formed on the second layer 27.
It is electrically connected to the first wiring layer through a via hole 28 formed in the layer 27 . At least one dummy pad 100 is provided around the via hole 28,
The first and second wiring layers 25 and 29 are electrically insulated.
【００１３】[0013]
【作用】周辺の配線等の影響によってビアホール２８付
近で生じる表面の凹凸は、ダミーパッド１００により緩
和されるので、正確なマスク位置合わせや平坦な膜成形
が可能になる。このため、ビアホール２８や配線の形成
も適正に行われ、ビアホール２８を介しての配線層２５
，２９の接続を確実に行える。従って、信頼性の高い多
層配線構造の半導体装置が実現できる。[Operation] Surface irregularities that occur in the vicinity of the via hole 28 due to the influence of peripheral wiring, etc. are alleviated by the dummy pad 100, making it possible to accurately align the mask and form a flat film. Therefore, the formation of the via hole 28 and the wiring is performed properly, and the wiring layer 25 is formed through the via hole 28.
, 29 can be connected reliably. Therefore, a semiconductor device with a highly reliable multilayer wiring structure can be realized.
【００１４】[0014]
【実施例】先ず、本発明になる半導体装置の第１実施例
を製造する本発明になる半導体装置の製造方法の第１実
施例について図２及び図３と共に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a first embodiment of a method for manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 2 and 3. FIG.
【００１５】図２（ａ）はＣＡＤによるビアホールパタ
ーンのコンポーネント情報により発生した回路パターン
の上面図である。又、同図（ｂ）はこの回路パターンに
よって製造された半導体装置の断面図であり、同図（ｃ
）は更に多層配線構造にした場合の半導体装置の断面図
である。FIG. 2(a) is a top view of a circuit pattern generated from component information of a via hole pattern by CAD. In addition, FIG. 6(b) is a cross-sectional view of a semiconductor device manufactured using this circuit pattern, and FIG.
) is a cross-sectional view of a semiconductor device in which a multilayer wiring structure is further formed.
【００１６】図２（ａ）において、１８は回路パターン
配置の基盤となるレイアウト・エディタ（ＬＡＹＯＵＴ
ＥＤＩＴＯＲ）装置で扱うデータ上での格子状のグ
リッドパターンであり、１９は回路パターンの位置を決
めるグリッド（交点）である。２０は上層配線と下層配
線とを接続するためのビアホールパターン、２１は上層
配線パッドパターン、２２は下層配線パッドパターンで
ある。又、２３はビアホールパターン２０のコンポーネ
ント情報として、ビアホールパターン２０の発生に伴っ
て生成される８個のダミーパターンであり、下側配線パ
ッドパターン２２と同一層であるが互いに絶縁されてい
る。このダミーパターン２３の大きさは、実際に形成さ
れたときに隣接する下層配線と接触しないようにグリッ
ド１９上に中心をもち、一辺がグリッド１９のピッチサ
イズよりも小さいサイズとされる。なお、上層配線パッ
ドパターン２１および下層配線パッドパターン２２はビ
アホールを介した確実な接続を保証するために設けられ
るものであり、位置合わせ余裕を見込んでビアホールパ
ターン２０の領域よりも大きくとっている。また、ＣＡ
Ｄによるパターン配置においては、これらのパッドパタ
ーン２１，２２は、ビアホールパターン２０のコンポー
ネント情報として、ダミーパターン２３と同様にビアホ
ールパターン２０の発生に伴って生成されるものである
。In FIG. 2(a), reference numeral 18 denotes a layout editor (LAYOUT
This is a lattice-like grid pattern on the data handled by the EDITOR) device, and 19 is a grid (intersection) that determines the position of the circuit pattern. 20 is a via hole pattern for connecting upper layer wiring and lower layer wiring, 21 is an upper layer wiring pad pattern, and 22 is a lower layer wiring pad pattern. Further, reference numeral 23 indicates eight dummy patterns generated as component information of the via hole pattern 20 as the via hole pattern 20 is generated, which are in the same layer as the lower wiring pad pattern 22 but are insulated from each other. The size of the dummy pattern 23 is such that it is centered on the grid 19 and has one side smaller than the pitch size of the grid 19 so that it does not come into contact with the adjacent lower wiring when actually formed. Note that the upper layer wiring pad pattern 21 and the lower layer wiring pad pattern 22 are provided to ensure reliable connection through via holes, and are set larger than the area of the via hole pattern 20 in consideration of alignment margin. Also, CA
In the pattern arrangement according to D, these pad patterns 21 and 22 are generated as component information of the via hole pattern 20, like the dummy pattern 23, when the via hole pattern 20 is generated.
【００１７】図２（ｂ）は、同図（ａ）の回路配線パタ
ーンに基づいてマスクに形成して、実際の半導体装置の
製造に用いて作成した場合の半導体装置の断面図である
。２５は基板２４上に形成されたＡｌ膜からなる下層配
線、２６はビアホール２８のパターンの発生に伴って生
成されたダミーパターンにより形成されたダミーパッド
、２７は層間絶縁膜であり、また２８はビアホール、２
９はＡｌ膜からなる上層配線である。FIG. 2(b) is a cross-sectional view of a semiconductor device formed on a mask based on the circuit wiring pattern of FIG. 2(a) and used for manufacturing an actual semiconductor device. 25 is a lower wiring made of an Al film formed on the substrate 24, 26 is a dummy pad formed by a dummy pattern generated with the generation of the pattern of the via hole 28, 27 is an interlayer insulating film, and 28 is an interlayer insulating film. beer hall, 2
9 is an upper layer wiring made of an Al film.
【００１８】先ず、基板２４上に第１のＡｌ層を形成し
、この第１のＡｌ層をパターニングすることにより図３
（ａ）に示す如く下層配線２５及びダミーパッド２６が
形成される。次に、層間絶縁膜２７を形成し、図３（ｂ
）に示す如くエッチングによりビアホール２８を形成す
る。その後に第２のＡｌ層を形成してパターニングする
ことにより上層配線２９が図２（ｂ）に示す如く形成さ
れる。First, a first Al layer is formed on the substrate 24, and this first Al layer is patterned as shown in FIG.
As shown in (a), lower layer wiring 25 and dummy pads 26 are formed. Next, an interlayer insulating film 27 is formed, and FIG.
), a via hole 28 is formed by etching. Thereafter, a second Al layer is formed and patterned to form upper layer wiring 29 as shown in FIG. 2(b).
【００１９】なお、上層配線２９は、ビアホール２８の
コンポーネントパターンとしての上層配線パッドパター
ン２１と不図示の独立の上層配線パターンとを合成した
マスクパターンにより形成される。同様にして、下層配
線２５は、ビアホール２８のコンポーネントパターンと
しての下層配線パッドパターン２２及びダミーパターン
２６と不図示の独立の下層配線パターンとを合成したマ
スクパターンにより形成される。The upper layer wiring 29 is formed by a mask pattern that is a composite of the upper layer wiring pad pattern 21 as a component pattern of the via hole 28 and an independent upper layer wiring pattern (not shown). Similarly, the lower wiring 25 is formed by a mask pattern that is a composite of the lower wiring pad pattern 22 and dummy pattern 26 as component patterns of the via hole 28 and an independent lower wiring pattern (not shown).
【００２０】このように、本実施例によれば、ビアホー
ルパターンのコンポーネント情報として、図２（ａ）に
示す如くビアホールパターン２０の周辺に８個のダミー
パターン２３を発生するようにしているので、同図（ｂ
）に示すように、ビアホール２８の周辺にダミーパッド
２６が形成されてビアホール２８周辺の層間絶縁膜２７
の高さをほぼ一定にすることができる。これにより、ビ
アホール２８をパターン形成するときのマスク露光装置
の焦点深度を一定にすることが容易になり、基板２４全
体にわたってビアホールの形成を適正に行うことができ
る。As described above, according to this embodiment, eight dummy patterns 23 are generated around the via hole pattern 20 as shown in FIG. 2(a) as the component information of the via hole pattern. The same figure (b
), a dummy pad 26 is formed around the via hole 28 and an interlayer insulating film 27 around the via hole 28 is formed.
The height can be kept almost constant. This makes it easy to keep the depth of focus of the mask exposure device constant when patterning the via holes 28, and the via holes can be appropriately formed over the entire substrate 24.
【００２１】このため、上層配線２９のパターニングも
適正に行われ、従来例の図６（ａ）に示すような上層配
線１５の細りＡや窪みＢが生成されるのを防止すること
ができると共に、図６（ｂ）に示すようなビアホール１
４上の上層配線１５が斜めに形成されるのを防止するこ
とができる。For this reason, the patterning of the upper layer wiring 29 is also properly performed, and it is possible to prevent the thinning A and depression B of the upper layer wiring 15 from being generated as shown in FIG. 6(a) in the conventional example. , via hole 1 as shown in FIG. 6(b)
It is possible to prevent the upper layer wiring 15 on the top layer 4 from being formed diagonally.
【００２２】又、更に多層配線を進めるときには、図２
（ｃ）に示すように、ＣＡＤによるビアホール３２のパ
ターン発生に伴って、ダミーパッド３１を上層配線２９
のパターンに隣接した位置に形成する。これにより、ビ
アホール３２周辺の層間絶縁膜３０の高さを一定にする
ことができるので、ビアホール３２および最上層配線３
３を適正に形成することができる。[0022] Furthermore, when proceeding with multilayer wiring,
As shown in (c), as the via hole 32 pattern is generated by CAD, the dummy pad 31 is attached to the upper layer wiring 29.
It is formed at a position adjacent to the pattern. As a result, the height of the interlayer insulating film 30 around the via hole 32 can be made constant, so that the height of the interlayer insulating film 30 around the via hole 32 and the uppermost layer wiring 3 can be kept constant.
3 can be formed appropriately.
【００２３】図４は、ＣＡＤにより回路パターンの発生
を説明するためのフローチャートである。ビアホール配
置情報としては、そのグリッドパターン上の位置や、ビ
アホールの大きさ、及び何層目の層間絶縁膜に対しての
ビアホールであるか等の情報が含まれており、ビアホー
ルパターンのコンポーネント情報としては、夫々のビア
ホールに応じたビアホールパターン、このビアホールパ
ターンに接続する上下層のパッドパターン、ビアホール
の周囲に形成されるダミーパターンの情報が含まれてい
る。FIG. 4 is a flowchart for explaining the generation of circuit patterns using CAD. The via hole arrangement information includes information such as the position on the grid pattern, the size of the via hole, and which layer of interlayer insulating film the via hole is connected to, and is used as component information of the via hole pattern. contains information on a via hole pattern corresponding to each via hole, pad patterns in upper and lower layers connected to this via hole pattern, and dummy patterns formed around the via hole.
【００２４】そして、実際に配線レイアウト設計が行わ
れると、ステップＳ２は、ステップＳ１で求めた配線間
を接続するビアホールの周辺の上層配線および下層配線
の状態に基づいて、予めライブラリ登録されているビア
ホールパターンのコンポーネント情報から所定のビアホ
ールパターンを選択し、ステップＳ３で実回路パターン
が生成される。[0024] When the wiring layout design is actually performed, in step S2, information is registered in a library in advance based on the state of the upper layer wiring and lower layer wiring around the via hole connecting the wirings determined in step S1. A predetermined via hole pattern is selected from the component information of the via hole pattern, and an actual circuit pattern is generated in step S3.
【００２５】このようにして、周辺の配線等の影響によ
ってビアホール付近で生じる表面の凹凸は、ＣＡＤによ
って生成するダミーパターンにより緩和されるので、正
確なマスク位置合わせや平坦な膜形成が可能になる。こ
のため、ビアホールや配線の形成も適正に行われるので
、ビアホールを介しての上層配線と下層配線との接続を
確実に行うことが可能となり、信頼性の高い多層配線構
造の半導体装置を得ることができる。[0025] In this way, surface irregularities that occur near the via hole due to the influence of surrounding wiring, etc. are alleviated by the dummy pattern generated by CAD, making it possible to accurately align the mask and form a flat film. . Therefore, since via holes and wiring are formed properly, it is possible to reliably connect upper layer wiring and lower layer wiring via via holes, and to obtain a semiconductor device with a highly reliable multilayer wiring structure. I can do it.
【００２６】次に、本発明になる半導体装置の第２実施
例を製造する本発明になる半導体装置の製造方法の第２
実施例について図５と共に説明する。Next, a second method of manufacturing a semiconductor device according to the present invention for manufacturing a second embodiment of a semiconductor device according to the present invention will be described.
An example will be described with reference to FIG.
【００２７】図５（ａ）はＣＡＤによるビアホールパタ
ーンのコンポーネント情報により発生した回路パターン
の上面図、同図（ｂ）は該回路パターンによって製造さ
れた半導体装置の断面図である。FIG. 5(a) is a top view of a circuit pattern generated from component information of a via hole pattern by CAD, and FIG. 5(b) is a sectional view of a semiconductor device manufactured using the circuit pattern.
【００２８】図５（ａ）において、３４は最下層配線パ
ターン，３５はグリットパターン，３６はグリット，３
７は上層配線と下層配線とを接続するためのビアホール
パターン、３８はダミーパターン，３８ａは第２のダミ
ーパターン，３９は上層配線パッドパターン，４０は下
層配線パッドパターンである。In FIG. 5(a), 34 is the lowest layer wiring pattern, 35 is a grid pattern, 36 is a grid pattern, 3
7 is a via hole pattern for connecting upper layer wiring and lower layer wiring, 38 is a dummy pattern, 38a is a second dummy pattern, 39 is an upper layer wiring pad pattern, and 40 is a lower layer wiring pad pattern.
【００２９】図５（ｂ）は、同図（ａ）の回路配線パタ
ーンに基づいてマスクに形成して、実際の半導体装置の
製造に用いて作成した場合の半導体装置の断面図であり
、４２は基板４１上に形成されたＡｌ膜からなり最下層
配線パターン３４に対応する最下層配線である。４３は
ダミーパターン３８に対応するダミーパッド，４３ａは
第２のダミーパターン３８ａに対応するダミーパッド，
４４は層間絶縁膜，４５はＡｌ膜からなる下層配線，４
６は層間絶縁層，４７はビアホール，４８はＡｌ膜から
なる上層配線である。FIG. 5(b) is a cross-sectional view of a semiconductor device formed on a mask based on the circuit wiring pattern of FIG. 5(a) and used in actual semiconductor device manufacture. is a lowermost layer wiring made of an Al film formed on the substrate 41 and corresponding to the lowermost layer wiring pattern 34 . 43 is a dummy pad corresponding to the dummy pattern 38; 43a is a dummy pad corresponding to the second dummy pattern 38a;
44 is an interlayer insulating film, 45 is a lower wiring made of an Al film, 4
6 is an interlayer insulating layer, 47 is a via hole, and 48 is an upper layer wiring made of an Al film.
【００３０】実施例では、ビアホール４７に近接して下
層配線４５が形成されるとき、ビアホール４７の周囲に
下層配線４５と同一層のダミーパッド４３を形成するた
めに、ダミーパターン３８とビアホールパターン３７の
発生に伴ってを生成するものである。これにより、ビア
ホール４７付近での層間絶縁膜４４の平坦化が可能にな
る。更に、本実施例では、ビアホール４７の下に最下層
の配線４２と同一層の第２のダミーパッド４３ａを設け
ており、ビアホール４７付近での層間絶縁膜４４の平坦
化を更に促進することができる。この結果、ビアホール
４７及び上層配線４８を適正に形成することができる。
この第２のダミーパッド４３ａは、第２のダミーパッド
４３ａに対応する第２のダミーパターン３８ａをダミー
パターン３８と共に予めビアホールパターンのコンポー
ネントに登録しておくことで容易に実施できる。In the embodiment, when the lower layer wiring 45 is formed close to the via hole 47, the dummy pattern 38 and the via hole pattern 37 are formed in order to form the dummy pad 43 in the same layer as the lower layer wiring 45 around the via hole 47. It is generated in accordance with the occurrence of . This makes it possible to planarize the interlayer insulating film 44 near the via hole 47. Furthermore, in this embodiment, a second dummy pad 43a is provided under the via hole 47 in the same layer as the lowest layer wiring 42, so that the planarization of the interlayer insulating film 44 in the vicinity of the via hole 47 can be further promoted. can. As a result, the via hole 47 and the upper layer wiring 48 can be formed appropriately. This second dummy pad 43a can be easily implemented by registering the second dummy pattern 38a corresponding to the second dummy pad 43a in the via hole pattern component together with the dummy pattern 38 in advance.
【００３１】次に、本発明になる半導体装置の第３実施
例を図６及び図７と共に説明する。図６は上下二層分と
ビアホールについての集積回路パターン配置を示す上面
図であり、図７は下層分についてのみ集積回路パターン
配置を示す上面図である。Next, a third embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. 6 and 7. FIG. 6 is a top view showing the integrated circuit pattern arrangement for the upper and lower two layers and via holes, and FIG. 7 is a top view showing the integrated circuit pattern arrangement for only the lower layer.
【００３２】図６において、４９はビアホールパターン
であり、５０はＣＡＤによるビアホールパターンのコン
ポーネント情報によりビアホールパターン４９の周囲に
発生するダミーパターンである。なお、このダミーパタ
ーン５０は下層配線パターンと同一層上に形成されてお
り、互いに絶縁されている。又、５２はビアホールパタ
ーン４９を介して下層配線パターン５１と接続される上
層配線パターンである。ここで、上層配線パッドパター
ン及び下層配線パッドパターンは、ＣＡＤによるビアホ
ールパターンのコンポーネント情報によりビアホールパ
ターン４９の上下に発生するが、それぞれ上層配線パタ
ーン５２及び下層配線パターン５１の一部となっており
、図６では特に示されていない。In FIG. 6, 49 is a via hole pattern, and 50 is a dummy pattern generated around the via hole pattern 49 based on component information of the via hole pattern by CAD. Note that this dummy pattern 50 is formed on the same layer as the lower wiring pattern and is insulated from each other. Further, 52 is an upper layer wiring pattern connected to the lower layer wiring pattern 51 via the via hole pattern 49. Here, the upper layer wiring pad pattern and the lower layer wiring pad pattern are generated above and below the via hole pattern 49 based on the component information of the via hole pattern by CAD, but are part of the upper layer wiring pattern 52 and the lower layer wiring pattern 51, respectively. This is not particularly shown in FIG.
【００３３】図７において、下層配線パターン５１は梨
地で示してある。In FIG. 7, the lower wiring pattern 51 is shown in matte finish.
【００３４】このように、ＣＡＤによるビアホールパタ
ーンコンポーネント情報とビアホール配置情報によりビ
アホールパターンの周囲に適宜ダミーパターンを生成す
ることにより、ビアホール周辺の層間絶縁膜の高低を調
節して平坦化するので、ビアホールの形成を適正に行う
ことができる。このため、上層配線と下層配線間との接
続を確実にして、信頼性の高い多層配線構造の半導体装
置を製造することができる。又、本発明によるダミーパ
ターンは、ビアホールの周囲にのみ発生されるので、そ
れによる配線容量の増加はわずかである。In this way, by appropriately generating a dummy pattern around the via hole pattern using the via hole pattern component information and via hole arrangement information obtained by CAD, the height of the interlayer insulating film around the via hole is adjusted and flattened. can be formed appropriately. Therefore, the connection between the upper layer wiring and the lower layer wiring can be ensured, and a highly reliable semiconductor device with a multilayer wiring structure can be manufactured. Further, since the dummy pattern according to the present invention is generated only around the via hole, the increase in wiring capacitance caused by it is small.
【００３５】なお、本実施例では、図６の線Ａ−Ａ’に
沿った断面は図２（ｂ）の如きものとなる。In this embodiment, the cross section taken along the line AA' in FIG. 6 is as shown in FIG. 2(b).
【００３６】しかし、図８に示す如く、図６と同じ結線
パターンをダミーパターンを用いない従来の方法で形成
すると、図８の線Ｂ−Ｂ’に沿った断面は図１３（ｂ）
に示す如きものとなり、上記の問題が生じてしまう。However, as shown in FIG. 8, if the same connection pattern as in FIG. 6 is formed by the conventional method without using a dummy pattern, the cross section along line BB' in FIG. 8 will be as shown in FIG. 13(b).
This results in the above problem.
【００３７】上記の各実施例においては、ダミーパター
ンはこれと同一面上に形成される配線と同じ導体からな
る。従って同一面上のダミーパターンと配線とを１工程
で同時に形成できる反面、ダミーパターンの厚さと配線
の厚さは同じになってしまう。又、導体のダミーパター
ンを多数用いると、配線の浮遊容量が増加してしまうな
どの問題が生じる場合がある。In each of the above embodiments, the dummy pattern is made of the same conductor as the wiring formed on the same surface. Therefore, although the dummy pattern and the wiring on the same surface can be formed simultaneously in one process, the thickness of the dummy pattern and the wiring become the same. Further, if a large number of dummy patterns of conductors are used, problems such as increased stray capacitance of wiring may occur.
【００３８】そこで、ダミーパターンの厚さを配線とは
独立に制御でき、配線の浮遊容量の増加を防止できる実
施例について説明する。Therefore, an embodiment will be described in which the thickness of the dummy pattern can be controlled independently of the wiring and an increase in the stray capacitance of the wiring can be prevented.
【００３９】本発明になる半導体装置の製造方法の第３
実施例を図９と共に説明する。同図中、図２と同一部分
には同一符号を付し、その説明は省略する。Third method of manufacturing a semiconductor device according to the present invention
An example will be described with reference to FIG. In the figure, the same parts as in FIG. 2 are denoted by the same reference numerals, and the explanation thereof will be omitted.
【００４０】先ず、基板２４上に第１のＡｌ層を形成し
、この第１のＡｌ層をパターニングすることにより図９
（ａ）に示す如く下層配線２５が形成される。次に同図
（ｂ）に示す如く絶縁層６１を形成してパターニングす
ることにより、同図（ｃ）示す如きダミーパッド６１ａ
が形成される。その後は第１実施例と同様の工程により
層間絶縁膜２７，ビアホール２８及び上層配線２９が形
成されて、同図（ｄ）に示す本発明になる半導体装置の
第４実施例が完成する。なお、更に多層配線を進める場
合は、図２（ｃ）の如き構成をとり得ることは言うまで
もない。First, a first Al layer is formed on the substrate 24, and this first Al layer is patterned as shown in FIG.
As shown in (a), lower layer wiring 25 is formed. Next, by forming and patterning an insulating layer 61 as shown in FIG. 2(b), a dummy pad 61a as shown in FIG.
is formed. After that, an interlayer insulating film 27, a via hole 28, and an upper layer wiring 29 are formed by the same steps as in the first embodiment, thereby completing a fourth embodiment of the semiconductor device according to the present invention shown in FIG. It goes without saying that if multilayer wiring is to be further developed, a configuration as shown in FIG. 2(c) can be adopted.
【００４１】本実施例によれば、ダミーパッド６１ａは
絶縁材料からなるので、下層配線２５の浮遊容量の増加
を防止できる。又、ダミーパッド６１ａの厚さは下層配
線２５の厚さとは独立して制御できる。本実施例の場合
、下層配線２５とダミーパターン６１ａとは異なるマス
クを用いて形成されることになる。According to this embodiment, since the dummy pad 61a is made of an insulating material, an increase in the stray capacitance of the lower wiring 25 can be prevented. Furthermore, the thickness of the dummy pad 61a can be controlled independently of the thickness of the lower layer wiring 25. In the case of this embodiment, the lower layer wiring 25 and the dummy pattern 61a are formed using different masks.
【００４２】図１０は、本発明になる半導体装置の第５
実施例を示す。同図中、図９と同一部分には同一符号を
付し、その説明は省略する。FIG. 10 shows the fifth embodiment of the semiconductor device according to the present invention.
An example is shown. In the figure, the same parts as those in FIG. 9 are given the same reference numerals, and the explanation thereof will be omitted.
【００４３】本実施例では、ダミーパッド６１ａの厚さ
が下層配線２５の厚さより小さい。この様に下層配線２
５とは異なる厚さのダミーパッド６１ａを用いることに
より、層間膜の厚さをグリッド毎に段階的に変えて上層
の段差を更に緩和することができる。In this embodiment, the thickness of the dummy pad 61a is smaller than the thickness of the lower layer wiring 25. In this way, lower layer wiring 2
By using the dummy pad 61a having a thickness different from that of 5, the thickness of the interlayer film can be changed stepwise for each grid to further reduce the step difference in the upper layer.
【００４４】なお、絶縁材料からなるダミーパターンは
例えば図５（ｂ）の如き構成の場合にも用い得ることは
言うまでもない。It goes without saying that the dummy pattern made of an insulating material can also be used in the structure shown in FIG. 5(b), for example.
【００４５】上記の如く、絶縁材料からなるダミーパタ
ーンを用いると、レイアウト・プログラムにおいてビア
ホールを設けるグリッドのみを見てビアホール及びダミ
ーパターンの配置が可能かどうかを判断できる。従って
、配線禁止領域が点在するようなセル内部のグリッドに
も自由にダミーパターンを設けることができ、半導体装
置の設計自由度が大きい。As described above, by using a dummy pattern made of an insulating material, it is possible to judge whether via holes and dummy patterns can be arranged by looking only at the grid in which via holes are to be provided in the layout program. Therefore, dummy patterns can be freely provided even in grids inside cells where wiring prohibited areas are scattered, and the degree of freedom in designing the semiconductor device is large.
【００４６】図１１は、ＣＡＤによる回路パターンの発
生を説明するためのフローチャートであり、ダミーパタ
ーンが絶縁材料からなる場合を示す。ステップＳ１１は
、論理ネット・リスト、チップ形状ライブラリ、セル形
状ライブラリ、配線ルール等に基づいて半導体装置の各
構成要素の配置及び配線を決定する。ステップＳ１２は
、ステップＳ１１の決定結果に関する物理情報を出力す
る。FIG. 11 is a flowchart for explaining the generation of a circuit pattern by CAD, and shows the case where the dummy pattern is made of an insulating material. Step S11 determines the placement and wiring of each component of the semiconductor device based on the logic net list, chip shape library, cell shape library, wiring rules, and the like. Step S12 outputs physical information regarding the determination result of step S11.
【００４７】他方、実パターンライブラリにはダミーパ
ターン及びビアホールがビアホールパターンのコンポー
ネント情報として登録されている。ステップＳ１４は物
理情報及び実パターンライブラリに基づいてマスクパタ
ーンを発生し、ステップＳ１５は配線系の製造工程を開
始する。On the other hand, dummy patterns and via holes are registered in the actual pattern library as component information of via hole patterns. In step S14, a mask pattern is generated based on the physical information and the actual pattern library, and in step S15, a wiring system manufacturing process is started.
【００４８】以上のように、本発明では、ステップＳ１
１で半導体装置の各構成要素の配置および配線が決定さ
れた後は、特別な後処理を必要としない。しかし、例え
ば配線領域全面に予め絶縁材料からなるダミーパターン
を配置しておく場合には、配線結果と見比べてダミーパ
ターンの禁止領域と重なった部分にダミーパターンを配
置しないようにする必要が生じる場合がある。破線で示
すステップＳ１３は、この様な場合のダミーパターンの
選択配置を行う計算機処理に対応する。As described above, in the present invention, step S1
After the arrangement and wiring of each component of the semiconductor device are determined in step 1, no special post-processing is required. However, if, for example, a dummy pattern made of an insulating material is placed over the entire wiring area in advance, it may be necessary to compare the wiring results and avoid placing the dummy pattern in a portion that overlaps with the prohibited area of the dummy pattern. There is. Step S13 indicated by a broken line corresponds to computer processing for selecting and arranging dummy patterns in such a case.
【００４９】[0049]
【発明の効果】以上説明したように、本発明によれば、
ダミーパターンを用い、周辺の配線等の影響によってビ
アホール付近で生じる表面の凹凸を緩和させることがで
きるので、従来のウエハープロセス面からの平坦化技術
と併用すれば、一層平坦化が可能になり、信頼性の高い
多層配線構造の半導体装置を得ることが可能となる。[Effects of the Invention] As explained above, according to the present invention,
By using a dummy pattern, it is possible to alleviate surface irregularities that occur near via holes due to the influence of surrounding wiring, etc., so if used in conjunction with conventional planarization technology from the wafer process surface, further planarization is possible. It becomes possible to obtain a semiconductor device with a highly reliable multilayer wiring structure.
【図１】本発明の原理説明図である。FIG. 1 is a diagram explaining the principle of the present invention.
【図２】本発明装置及び本発明方法の第１実施例を説明
する図である。FIG. 2 is a diagram illustrating a first embodiment of the apparatus and method of the present invention.
【図３】本発明方法の第１実施例を説明する図である。FIG. 3 is a diagram illustrating a first embodiment of the method of the present invention.
【図４】ＣＡＤによる回路パターンの発生を説明するた
めのフローチャートである。FIG. 4 is a flowchart for explaining generation of a circuit pattern by CAD.
【図５】本発明装置及び本発明方法の第２実施例を説明
する図である。FIG. 5 is a diagram illustrating a second embodiment of the apparatus and method of the present invention.
【図６】本発明装置の第３実施例を説明する図である。FIG. 6 is a diagram illustrating a third embodiment of the device of the present invention.
【図７】本発明装置の第３実施例を説明する図である。FIG. 7 is a diagram illustrating a third embodiment of the device of the present invention.
【図８】図６に示す実施例と比較するための従来例を示
す図である。FIG. 8 is a diagram showing a conventional example for comparison with the embodiment shown in FIG. 6;
【図９】本発明方法の第３実施例及び本発明装置の第４
実施例を説明する図である。FIG. 9: Third embodiment of the method of the present invention and fourth embodiment of the device of the present invention.
It is a figure explaining an example.
【図１０】本発明装置の第５実施例を説明する図である
。FIG. 10 is a diagram illustrating a fifth embodiment of the device of the present invention.
【図１１】ＣＡＤによる回路パターンの発生を説明する
ためのフローチャートである。FIG. 11 is a flowchart for explaining generation of a circuit pattern by CAD.
【図１２】従来例を説明する図である。FIG. 12 is a diagram illustrating a conventional example.
【図１３】従来例の問題点を説明する図である。FIG. 13 is a diagram illustrating problems in the conventional example.
１，１８，３５ グリッドパターン
２，１９，３６ グリッド
３，２０，３７，４９ ビアホールパターン４，２１
，３９ 上層配線パッドパターン５，２２ 下層配
線パッドパターン
６，１１，２４，４１ 基板
７ 下層配線パッド
８，１３，２７，３０，４４，４６ 層間絶縁膜９，
１４，２８，３２，４７ ビアホール１０ 上層配
線パッド
１２，１７，２５，４５ 下層配線
１５，２９，４８ 上層配線
１６ 他の下層配線
２３，３８，５０ ダミーパターン
２６，３１，４３，６１ａ ダミーパッド３３ 最
上層配線
３４ 最下層配線パターン
４０ 下層配線パッドパターン
４２ 最下層配線
５１ 下層配線パターン
５２ 上層配線パターン1, 18, 35 Grid pattern 2, 19, 36 Grid 3, 20, 37, 49 Via hole pattern 4, 21
, 39 Upper layer wiring pad patterns 5, 22 Lower layer wiring pad patterns 6, 11, 24, 41 Substrate 7 Lower layer wiring pads 8, 13, 27, 30, 44, 46 Interlayer insulating film 9,
14, 28, 32, 47 Via hole 10 Upper layer wiring pad 12, 17, 25, 45 Lower layer wiring 15, 29, 48 Upper layer wiring 16 Other lower layer wiring 23, 38, 50 Dummy pattern 26, 31, 43, 61a Dummy pad 33 Top layer wiring 34 Bottom layer wiring pattern 40 Lower layer wiring pad pattern 42 Bottom layer wiring 51 Lower layer wiring pattern 52 Upper layer wiring pattern
Claims (11)
の配線層（２５）と、該第１の配線層の近傍の該第１の
層上に形成されたダミーパッド（１００）と、該第１の
配線層及び該ダミーパッドを覆うように該第１の層上に
形成された絶縁材料からなる第２の層（２７）と、該第
２の層上に形成され、該第２の層に形成されたビアホー
ル（２８）を介して該第１の配線層と電気的に接続する
第２の配線層（２９）とからなり、該ダミーパッドは該
ビアホールの周囲に少なくとも１つ設けられており該第
１及び第２の配線層とは電気的に絶縁されていることを
特徴とする半導体装置。Claim 1: A first layer formed on a first layer (24).
a wiring layer (25), a dummy pad (100) formed on the first layer near the first wiring layer, and a dummy pad (100) formed on the first wiring layer and the dummy pad. A second layer (27) made of an insulating material formed on the first layer, and a via hole (28) formed on the second layer to connect the first layer to the second layer. a second wiring layer (29) that is electrically connected to the wiring layer, at least one dummy pad is provided around the via hole, and is electrically connected to the first and second wiring layers. A semiconductor device characterized by being insulated.
１の配線層（２５）と同一材料からなることを特徴とす
る請求項１の半導体装置。2. The semiconductor device according to claim 1, wherein the dummy pad (100) is made of the same material as the first wiring layer (25).
料からなることを特徴とする請求項１の半導体装置。3. The semiconductor device according to claim 1, wherein the dummy pad (100) is made of an insulating material.
１の配線層（２５）とは異なる厚さを有することを特徴
とする請求項３の半導体装置。4. The semiconductor device according to claim 3, wherein the dummy pad (100) has a thickness different from that of the first wiring layer (25).
ホール（２８）を介して電気的に接続された下層配線（
２５）及び上層配線（２９）を有する半導体装置の製造
方法において、該ビアホール（２８）の周囲で該下層配
線（２５）と同一面上に該下層配線及び該上層配線（２
９）とは電気的に絶縁されているダミーパッド（１００
）を形成するステップを含むことを特徴とする半導体装
置の製造方法。5. Lower-layer wiring (
25) and an upper layer wiring (29), the lower layer wiring and the upper layer wiring (29) are provided on the same surface as the lower layer wiring (25) around the via hole (28).
9) is electrically insulated from the dummy pad (100
) A method for manufacturing a semiconductor device, the method comprising the step of forming a semiconductor device.
きさに関する情報を少なくとも含むビアホール配置情報
と、該ビアホール（２８）の形状を示すビアホールパタ
ーン及び、該ビアホール（２８）近傍に配置されるダミ
ーパッド（１００）の情報とを少なくとも含むビアホー
ルパターンのコンポーネント情報とに基づいて、計算機
援用設計（ＣＡＤ）によりダミーパターンを具備するビ
アホールパターンを生成する工程と、該ビアホールパタ
ーンに基づいてマスクを形成する工程と、該マスクを用
いて前記ダミーパッド（１００）を具備する前記ビアホ
ール（２８）を形成する工程とを有することを特徴とす
る請求項５の半導体装置の製造方法。6. Via hole arrangement information including at least information regarding the position and size of the via hole (28), a via hole pattern indicating the shape of the via hole (28), and a dummy pad arranged near the via hole (28). (100) and component information of the via hole pattern including at least the information, a step of generating a via hole pattern including a dummy pattern by computer-aided design (CAD), and a step of forming a mask based on the via hole pattern. 6. The method of manufacturing a semiconductor device according to claim 5, further comprising the steps of: forming the via hole (28) including the dummy pad (100) using the mask.
層配線（２５）と同一の導体で同一の前記マスクにより
形成することを特徴とする請求項６の半導体装置の製造
方法。7. The method of manufacturing a semiconductor device according to claim 6, wherein the dummy pad (100) is formed of the same conductor as the lower layer wiring (25) and by the same mask.
料にて前記下層配線（２５）とは異なるマスクにより形
成することを特徴とする請求項６の半導体装置の製造方
法。8. The method of manufacturing a semiconductor device according to claim 6, wherein the dummy pad (100) is formed of an insulating material using a mask different from that of the lower wiring (25).
層配線（２５）と異なる膜厚に形成されることを特徴と
する請求項８の半導体装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 8, wherein the dummy pad (100) is formed to have a different thickness from the lower layer wiring (25).
線（２５）とは異なる位置に配置されることを特徴とす
る請求項８又は９の半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 8, wherein the dummy pattern is arranged at a different position from the lower layer wiring (25).
における配線プログラムで扱うグリッド上に中心を有し
、グリッドのピッチサイズより一辺が小さいサイズの１
個以上のパターンからなることを特徴とする請求項５〜
９のうちいずれか１項の半導体装置の製造方法。11. The dummy pattern is
1 whose center is on the grid handled by the wiring program in , and whose side is smaller than the pitch size of the grid.
Claims 5 to 5, characterized in that the pattern is comprised of at least one pattern.
9. The method for manufacturing a semiconductor device according to any one of item 9.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092342A JPH04218918A (en) | 1990-04-27 | 1991-04-23 | Semiconductor device and its manufacture |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11292390 | 1990-04-27 | ||
| JP2-112923 | 1990-04-27 | ||
| JP3092342A JPH04218918A (en) | 1990-04-27 | 1991-04-23 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218918A true JPH04218918A (en) | 1992-08-10 |
Family
ID=26433793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092342A Withdrawn JPH04218918A (en) | 1990-04-27 | 1991-04-23 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
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