JP3440671B2 - Wiring formation method - Google Patents

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、たとえば半導体デ
バイス製造に適用される配線形成方法に関し、特にセル
フアライン・コンタクト（ＳＡＣ）構造を採用した場合
にも、活性領域における基板コンタクトと配線上コンタ
クトとを同一レイヤで達成可能とする方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring forming method applied to, for example, semiconductor device manufacturing, and particularly when a self-aligned contact (SAC) structure is adopted, a substrate contact and an on-wiring contact in an active region are formed. To achieve the same layer.

【０００２】[0002]

【従来の技術】半導体デバイス製造において、デザイン
・ルールに微細加工技術の限界に対する余裕がまだ十分
にあり、接続孔の開口径がコンタクト形成領域の寸法に
対して十分に小さかった世代では、コンタクト形成は一
般にアラインド・コンタクト法により行われていた。2. Description of the Related Art In semiconductor device manufacturing, in the generation where the design rule still has sufficient margin for the limit of fine processing technology and the opening diameter of the connection hole is sufficiently smaller than the size of the contact formation region, contact formation is required. Was generally performed by the aligned contact method.

【０００３】上記アラインド・コンタクト法の適用例
を、図２１に示す。この図は、シリコン基板１０１（Ｓ
ｉ）上において所定の二次元パターンにてフィールド酸
化膜１０２（ＳｉＯ_２）を形成し、このフィールド酸化
膜１０２により規定される活性領域とフィールド領域と
にそれぞれ１層目ポリシリコン膜（ｐｏｌｙＳｉ／ＷＳ
ｉｘ）からなる活性領域上電極１０４ａとフィールド上
電極１０４ｆとを形成し、これらの電極１０４ａ，１０
４ｆを覆うＳｉＯｘ層間絶縁膜１０７に活性領域側では
コンタクトホール１０８ａ，フィールド領域側ではビア
ホール１０８ｆをそれぞれ開口し、不純物拡散層１０６
へのコンタクト（基板コンタクト）とフィールド上電極
１０４ｆへのコンタクト（配線上コンタクト）とを同一
レイヤで達成した状態を示すものである。FIG. 21 shows an example of application of the aligned contact method. This figure shows a silicon substrate 101 (S
i) A field oxide film 102 (SiO ₂ ) is formed on the _first oxide film 102 in a predetermined two-dimensional pattern, and a first polysilicon film (polySi / WS) is formed in each of the active region and the field region defined by the field oxide film 102.
ix) to form an active region upper electrode 104a and a field upper electrode 104f.
A contact hole 108a is formed on the active region side and a via hole 108f is formed on the field region side in the SiOx interlayer insulating film 107 covering 4f, and the impurity diffusion layer 106 is formed.
This shows a state in which the contact to the substrate (substrate contact) and the contact to the field electrode 104f (contact on the wiring) are achieved in the same layer.

【０００４】ここで、上記活性領域上電極１０４ａはＭ
ＯＳトランジスタのゲート電極として機能する部分であ
り、ゲート酸化膜１０３（ＳｉＯ_２）を介してシリコン
基板１０１上に形成されている。また、上記活性領域上
電極１０４ａの側壁面に形成されているサイドウォール
１０５ａ（ＳｉＯｘ）は、不純物拡散層１０６の構造を
ＬＤＤ構造とするためのものであり、フィールド上電極
１０４ｆの側壁面に形成されているサイドウォール１０
５ｆ（ＳｉＯｘ）はサイドウォール１０５ａに付随して
形成されるものである。また、上記コンタクトホール１
０８ａとビアホール１０８ｆには、まずＴｉ系バリヤメ
タルを介してタングステン・プラグ１０９ａ，１０９ｆ
（Ｗ）がそれぞれ埋め込まれ、その上にたとえばＴｉ系
密着層／Ａｌ−１％Ｓｉ膜／ＴｉＮ反射防止膜の３層構
造のＡｌ系多層膜からなる上層配線１１０（Ａｌ）が形
成される。Here, the active region upper electrode 104a is M
The portion that functions as the gate electrode of the OS transistor is formed on the silicon substrate 101 via the gate oxide film 103 (SiO ₂ ). The side wall 105a (SiOx) formed on the side wall surface of the active region upper electrode 104a is for making the structure of the impurity diffusion layer 106 an LDD structure, and is formed on the side wall surface of the upper field electrode 104f. Side wall 10
5f (SiOx) is formed in association with the sidewall 105a. In addition, the contact hole 1
The 08a and the via hole 108f are first provided with tungsten plugs 109a and 109f through a Ti-based barrier metal.
(W) is buried respectively, and an upper wiring 110 (Al) made of an Al-based multilayer film having a three-layer structure of, for example, a Ti-based adhesion layer / Al-1% Si film / TiN antireflection film is formed thereon.

【０００５】かかるデバイスを作成する過程では、Ｓｉ
Ｏｘ層間絶縁膜１０７のドライエッチングにおいてアス
ペクト比の異なるコンタクトホールとビアホールを同時
に形成する点に若干の技術上の困難があるものの、エッ
チング工程そのものは単一である。したがって従来は、
シリコン系材料に対して十分に大きな選択比が得られる
エッチング・プロセスを開発することでこの困難が克服
されており、これゆえに基板コンタクトと配線上コンタ
クトの同時形成は実用的な技術であった。In the process of manufacturing such a device, Si
Although there is some technical difficulty in simultaneously forming a contact hole and a via hole having different aspect ratios in dry etching of the Ox interlayer insulating film 107, the etching process itself is single. So conventionally,
This difficulty has been overcome by developing an etching process that provides a sufficiently large selectivity for silicon-based materials, and thus simultaneous formation of substrate contacts and on-wire contacts has been a practical technique.

【０００６】ところが、０．３μｍ以降のデザイン・ル
ールが適用される微細な半導体デバイスの製造プロセス
では、接続孔の設計余裕を下層配線との位置合わせのバ
ラつきを考慮して決定すると、接続孔の設計寸法（＝ホ
ール径＋設計余裕）が大きくなり過ぎる問題が生じてい
る。この位置合わせのバラつきは、フォトリソグラフィ
で用いられる縮小投影露光装置のアライメント性能の不
足に起因するものである。しかし、このバラつきは、半
導体プロセスに含まれる様々なスケーリング・ファクタ
ーの中でも特にスケール・ダウンが困難な項目であり、
解像度以上に露光技術の限界を決定する要因であるとす
ら言われている。接続孔の設計寸法が大きくなると、下
層配線の線幅を縮小することができず、半導体デバイス
の微細化や高密度化の大きな障害となる。一方、設計寸
法の増大をホール径の縮小で抑えようとすると、現状の
露光装置では焦点深度が不足し、レジスト膜にホール・
パターンを形成することができない問題が起こる。However, in the manufacturing process of a fine semiconductor device to which the design rule of 0.3 μm or later is applied, if the design margin of the connection hole is determined in consideration of the variation in the alignment with the lower layer wiring, the connection hole There is a problem that the design size (= hole diameter + design margin) becomes too large. This variation in alignment is due to the lack of alignment performance of the reduction projection exposure apparatus used in photolithography. However, this variation is an item that is particularly difficult to scale down among the various scaling factors included in the semiconductor process,
It is even said that it is a factor that determines the limit of exposure technology beyond resolution. If the design size of the connection hole is large, the line width of the lower layer wiring cannot be reduced, which is a great obstacle to miniaturization and high density of the semiconductor device. On the other hand, if it is attempted to suppress the increase in design size by reducing the hole diameter, the depth of focus will be insufficient in the current exposure equipment, and holes will not be formed in the resist film.
The problem occurs that the pattern cannot be formed.

【０００７】このような背景から、位置合わせのための
設計余裕をフォトマスク上で不要にできる自己整合コン
タクト（ＳＡＣ）法が関心を集めている。この方法には
色々な種類があるが、露光工程が増えないことから最も
よく検討されているのは、窒化膜（ＳｉＮ）をエッチン
グ停止層として用いる方法である。ここで、ＳＡＣ法の
適用例について、図２２ないし図２４を参照しながら説
明する。From such a background, a self-aligned contact (SAC) method which can eliminate a design margin for alignment on a photomask is attracting attention. There are various kinds of this method, but the method most often studied is the method using a nitride film (SiN) as an etching stop layer because the number of exposure steps does not increase. Here, an application example of the SAC method will be described with reference to FIGS. 22 to 24.

【０００８】図２２は、シリコン基板２０１（Ｓｉ）上
で所定の二次元パターンにしたがってフィールド酸化膜
２０２（ＳｉＯ_２）が形成され、このフィールド酸化膜
２０２により規定される活性領域とフィールド領域とに
それぞれ１層目ポリシリコン膜（ｐｏｌｙＳｉ／ＷＳｉ
ｘ）からなる活性領域上電極２０４ａとフィールド上電
極２０４ｆとが形成され、基体の表面がＳｉＯｘ層間絶
縁膜２１０に覆われ、その上にレジスト・パターン２１
１（ＰＲ）が形成されたウェハの状態を示している。こ
こで、上記活性領域上電極２０４ａはＭＯＳトランジス
タのゲート電極であるから、ゲート酸化膜２０３（Ｓｉ
Ｏ_２）を介してシリコン基板２０１上に形成されてい
る。In FIG. 22, a field oxide film 202 (SiO ₂ ) is formed on a silicon substrate 201 (Si) according to a predetermined two-dimensional pattern, and an active region and a field region defined by the field oxide film 202 are formed. First-layer polysilicon film (polySi / WSi)
x), an active region upper electrode 204a and a field upper electrode 204f are formed, the surface of the substrate is covered with the SiOx interlayer insulating film 210, and the resist pattern 21 is formed thereon.
1 shows the state of the wafer on which 1 (PR) is formed. Since the active region upper electrode 204a is a gate electrode of a MOS transistor, the gate oxide film 203 (Si
It is formed on the silicon substrate 201 via O ₂ ).

【０００９】このウェハ上の構造をみると、先の図２１
に示した従来例と比べて、電極近傍の構造に大きな違い
がある。すなわち、ＳＡＣ法では各電極２０４ａ，２０
４ｆ上にこれらと共通パターンにてオフセットＳｉＯｘ
膜２０５ａ，２０５ｆが形成され、このオフセットＳｉ
Ｏｘ膜２０５ａ，２０５ｆも含めたパターンの側壁面に
ＳｉＯｘサイドウォール２０５ａ，２０５ｆが形成され
る。特に活性領域側のサイドウォール２０６ａは、ＬＤ
Ｄ構造形成のためのイオン注入マスクとしてのみなら
ず、この後形成されるコンタクトホールに埋め込まれる
タングステン・プラグと活性領域上電極２０４ａとの間
の絶縁耐圧を確保する重要な役割を果たすものである。
さらにＳＡＣ法では、これらサイドウォール２０５ａ，
２０５ｆも含めた電極パターン全体が、薄いＳｉＮエッ
チング停止膜２０８に被覆される。Looking at the structure on this wafer, FIG.
There is a large difference in the structure in the vicinity of the electrodes as compared with the conventional example shown in FIG. That is, in the SAC method, the electrodes 204a, 20
Offset SiOx on 4f with common pattern with these
The films 205a and 205f are formed, and the offset Si
SiOx sidewalls 205a and 205f are formed on the sidewall surfaces of the pattern including the Ox films 205a and 205f. In particular, the side wall 206a on the active region side is LD
It plays an important role not only as an ion implantation mask for forming the D structure, but also assuring a withstand voltage between the tungsten plug buried in the contact hole formed later and the active region upper electrode 204a. .
Further, in the SAC method, these sidewalls 205a,
The entire electrode pattern including 205f is covered with the thin SiN etching stop film 208.

【００１０】上記レジスト・パターンをマスクとし、Ｓ
ｉＮに対して選択比を確保できる条件でＳｉＯｘ層間絶
縁膜２１０のＲＩＥ（反応性イオン・エッチング）を行
った状態を、図２３に示す。このドライエッチングによ
り、活性領域側ではコンタクトホール２１２ａ、フィー
ルド領域側ではビアホール２１２ｆが、それぞれ途中ま
で形成される。途中までと言うのは、このエッチングが
ＳｉＮエッチング停止膜２０８の表面で一旦停止するか
らである。図示される例では、ステッパの重ね合わせ精
度の管理性能の限界に起因して、レジスト・パターン２
１１に若干の重ね合わせずれ（図中では向かって左側方
向）が生じており、活性領域上電極２０４ａのエッジに
一部重複したコンタクトホール２１２ａが形成されてい
る。しかし、ＳｉＮエッチング停止膜２０８が存在する
おかげで、オフセットＳｉＯｘ膜２０５ａやサイドウォ
ール２０６ａの侵食が防止されている。この侵食防止
が、ＳＡＣ法を適用する最大の理由である。Using the resist pattern as a mask, S
FIG. 23 shows a state in which RIE (reactive ion etching) of the SiOx interlayer insulating film 210 is performed under the condition that a selection ratio can be secured with respect to iN. By this dry etching, a contact hole 212a is formed on the active region side and a via hole 212f is formed halfway on the field region side. The reason for halfway is that this etching temporarily stops at the surface of the SiN etching stop film 208. In the illustrated example, the resist pattern 2 is caused by the limit of the control performance of the overlay accuracy of the stepper.
11 has a slight misalignment (toward the left in the figure), and a contact hole 212a that partially overlaps with the edge of the active region upper electrode 204a is formed. However, the presence of the SiN etching stop film 208 prevents the offset SiOx film 205a and the sidewalls 206a from being eroded. This prevention of erosion is the biggest reason for applying the SAC method.

【００１１】ただし、このままではコンタクトを完成さ
せることができないので、次に図２４に示されるよう
に、これらコンタクトホール２１２ａとビアホール２１
２ｆの内部に露出したＳｉＮエッチング停止膜２０８を
選択的に除去するためのＲＩＥを行う。However, since the contact cannot be completed as it is, the contact hole 212a and the via hole 21 are next formed as shown in FIG.
RIE is performed to selectively remove the SiN etching stop film 208 exposed inside 2f.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、上述の
ようにＳｉＮエッチング停止膜２０８を選択的に除去し
たとしても、図２４からも明らかなように、コンタクト
形成が可能な状態にあるのはコンタクトホール２１２ａ
のみである。フィールド上電極２０４ｆに臨むビアホー
ル２１２ｆについては、電極表面がまだオフセットＳｉ
Ｏｘ膜２０５ｆに覆われているために、コンタクト形成
が可能な状態ではない。However, even if the SiN etching stop film 208 is selectively removed as described above, it is clear from FIG. 24 that the contact can be formed in the contact hole. 212a
Only. Regarding the via hole 212f facing the field upper electrode 204f, the electrode surface is still offset Si.
Since it is covered with the Ox film 205f, it is not in a state where contacts can be formed.

【００１３】したがって、図２５に示されるように、上
記コンタクトホール２１２ａとビアホール２１２ｆにタ
ングステン・プラグ２１３ａ，２１３ｆ（Ｗ）をそれぞ
れ埋め込み、さらにＡｌ系多層膜からなる上層配線２１
４（Ａｌ）を形成したとしても、基板コンタクトはとれ
るが、配線上コンタクトはとれないことになってしま
う。Therefore, as shown in FIG. 25, the contact hole 212a and the via hole 212f are filled with tungsten plugs 213a and 213f (W), respectively, and further, the upper wiring 21 made of an Al-based multilayer film is formed.
Even if 4 (Al) is formed, the substrate contact can be made, but the contact on the wiring cannot be made.

【００１４】そこで、フィールド上電極２０４ｆの表面
のオフセットＳｉＯｘ膜２０５ｆを選択的に除去するた
めに、シリコン系材料に対して十分な選択比が確保でき
る条件でＲＩＥを行うことが考えられる。しかし、この
方法では、レジスト・パターン２１１に重ね合わせずれ
が生じていない場合は良いが、この例のように生じてい
る場合には、図２６に示されるように、コンタクトホー
ル２１２ａの底部でオフセットＳｉＯｘ膜２０５ａとＳ
ｉＯｘサイドウォール２０６ａとが侵食されてしまう。
したがって、この状態でタングステン・プラグ２１３
ａ，２１３ｆの埋め込みおよび上層配線２１４の形成を
行うと、ビアホール２１２ｆを通じた配線上コンタクト
が達成される代わりに、コンタクトホール２１２ａの内
部では耐圧不良が発生してしまう。最悪の場合には、図
２７に示されるように、コンタクトホール２１２ａ内に
露出した活性領域上電極２０４ａとタングステン・プラ
グ２１３ａとが短絡してしまう。Therefore, in order to selectively remove the offset SiOx film 205f on the surface of the on-field electrode 204f, it is conceivable to carry out RIE under the condition that a sufficient selection ratio with respect to the silicon-based material can be secured. However, in this method, it is preferable that the resist pattern 211 is not misaligned, but if it is generated as in this example, as shown in FIG. 26, an offset is generated at the bottom of the contact hole 212a. SiOx film 205a and S
The iOx sidewall 206a is eroded.
Therefore, in this state, the tungsten plug 213
When the a and 213f are embedded and the upper layer wiring 214 is formed, a breakdown voltage occurs inside the contact hole 212a instead of achieving the on-wiring contact through the via hole 212f. In the worst case, as shown in FIG. 27, the active region upper electrode 204a exposed in the contact hole 212a and the tungsten plug 213a are short-circuited.

【００１５】このように、従来のアラインド・コンタク
ト法によるコンタクト形成の手法をそのままＳＡＣ法に
よるコンタクト形成に適用しようとしても、基板コンタ
クトと配線上コンタクトとを同一レイヤで達成すること
は極めて困難である。そこで本発明は、この問題を解決
し、ＳＡＣ法においても同一レイヤでこれら両コンタク
トを達成可能な配線形成方法を提供することを目的とす
る。As described above, even if the conventional method of forming a contact by the aligned contact method is directly applied to the contact formation by the SAC method, it is extremely difficult to achieve the substrate contact and the on-wiring contact in the same layer. . Therefore, an object of the present invention is to solve this problem and to provide a wiring forming method capable of achieving both contacts in the same layer even in the SAC method.

【００１６】[0016]

【課題を解決するための手段】上述した従来の問題は、
活性領域上電極の表面と同様、フィールド上電極の表面
にもＳｉＮ膜が形成されていることに起因している。本
発明は、このフィールド上電極表面のＳｉＮ膜を選択的
に除去するための独立した何らかの工程を設けること
で、上記の目的を達成しようとするものである。ここ
で、本発明におけるフィールド上電極表面のＳｉＮ膜と
は、上述したエッチング停止膜に限られず、オフセット
絶縁膜であっても良い。The above-mentioned conventional problems are as follows.
This is because the SiN film is formed on the surface of the field upper electrode as well as the surface of the active region upper electrode. The present invention aims to achieve the above-mentioned object by providing an independent process for selectively removing the SiN film on the surface of the field electrode. Here, the SiN film on the surface of the field electrode in the present invention is not limited to the etching stop film described above, and may be an offset insulating film.

【００１７】本発明の配線形成方法の考え方は、フィー
ルド上電極表面のＳｉＮ膜を自己整合的な方法で除去す
る。つまり、本発明の配線形成方法の考え方ではフォト
リソグラフィの必要回数は従来法と同じである。The concept of the wiring forming method of the present invention is to remove the SiN film on the surface of the field electrode by a self-aligning method. That is, in the concept of the wiring forming method of the present invention, the required number of times of photolithography is the same as the conventional method.

【００１８】フィールド上電極表面のＳｉＮエッチング
停止膜を自己整合的な方法で除去する方法としては、以
下の（Ｉ）の方法を提案する。The following method (I) is proposed as a method for removing the SiN etching stop film on the surface of the field electrode by a self-aligning method.

【００１９】（Ｉ）ＳｉＯｘ膜よりなるオフセット絶縁
膜とサイドウォールの形成、およびＳｉＮエッチング停
止膜の成膜は従来と同様に行い、層間絶縁膜の平坦化を
経て、フィールド上電極表面のＳｉＮエッチング停止膜
のみを選択的に露出させ、この露出部を除去する。(I) The formation of the offset insulating film and the side wall made of the SiOx film and the formation of the SiN etching stop film are carried out in the same manner as in the conventional method, and after the interlayer insulating film is flattened, the SiN etching on the surface of the field electrode is performed. Only the stop film is selectively exposed, and this exposed portion is removed.

【００２０】ここで、上記層間絶縁膜の平坦化の具体的
な手法としては、さらに次の３通りの手法を提案する。Here, the following three methods are proposed as specific methods for flattening the interlayer insulating film.

【００２１】（Ｉ−１）化学機械研磨（ＣＭＰ) （Ｉ−２）レジスト膜で基体表面を平坦化した後、エッ
チバックを行う。(I-1) Chemical Mechanical Polishing (CMP) (I-2) After flattening the substrate surface with a resist film, etching back is performed.

【００２２】（Ｉ−３）成膜終了時点で略平坦化形状を
達成可能な層間絶縁膜を形成した後、エッチバックを行
う。(I-3) After the film formation, an interlayer insulating film capable of achieving a substantially flattened shape is formed, and then etch back is performed.

【００２３】[0023]

【発明の実施の形態】以下、本発明の望ましい実施の形
態について説明する。BEST MODE FOR CARRYING OUT THE INVENTION Preferred embodiments of the present invention will be described below.

【００２４】第１の実施の形態 ここでは、上述の方法（Ｉ−１）にしたがい、フィール
ド領域上でＳｉＮエッチング停止膜を選択的に露出させ
るための層間絶縁膜の平坦化を化学機械研磨（ＣＭＰ）
を利用して行う配線形成方法について、図１ないし図９
を参照しながら説明する。 First Embodiment Here, according to the method (I-1) described above, the planarization of the interlayer insulating film for selectively exposing the SiN etching stop film on the field region is performed by chemical mechanical polishing ( CMP)
A wiring forming method using
Will be described with reference to.

【００２５】なお、図中で使用する符号の添字ａは活性
(active)領域上の部材を表し、添字ｆはフィールド(fie
ld)領域上の部材を表すものとする。また、層間絶縁膜
を構成する酸化シリコン膜（ＳｉＯｘ）については、成
膜法により膜特性が異なることを考慮して、成膜法の慣
用名をそのまま膜の名称として用いる。たとえば、テト
ラエトキシシラン（ＴＥＯＳ）を原料ガスとして用いる
プラズマＣＶＤ法で成膜される酸化シリコン膜はプラズ
マＴＥＯＳ（ｐ−ＴＥＯＳ）膜、Ｏ_３−ＴＥＯＳ常圧Ｃ
ＶＤ法で成膜される酸化シリコン膜はＯ_３−ＴＥＯＳ
膜、またＯ_３−ＴＥＯＳ常圧ＣＶＤ法においてホウ素
（Ｂ）やリン（Ｐ）を添加することにより流動性を高め
たホウ素・リン・シリケート・ガラス（ＢＰＳＧ）膜に
ついてはＯ_３−ＢＰＳＧ膜と称することにする。The subscript a of the reference numeral used in the figure is active.
Indicates a member on the (active) area, and the subscript f is a field (fie
ld) represents the member on the area. Regarding the silicon oxide film (SiOx) that forms the interlayer insulating film, the conventional name of the film forming method is used as it is as the name of the film in consideration of the fact that the film characteristics differ depending on the film forming method. For example, a silicon oxide film formed by a plasma CVD method using tetraethoxysilane (TEOS) as a source gas is a plasma TEOS (p-TEOS) film, O ₃ -TEOS normal pressure C
The silicon oxide film formed by the VD method is O ₃ -TEOS.
A film, or a boron-phosphorus silicate glass (BPSG) film in which the fluidity is increased by adding boron (B) or phosphorus (P) in the O ₃ -TEOS atmospheric pressure CVD method is referred to as an O ₃ -BPSG film. I will call it.

【００２６】まず、図１に示されるように、シリコン基
板１（Ｓｉ）上において所定の二次元パターンにてフィ
ールド酸化膜２（ＳｉＯ_２）が形成され、このフィール
ド酸化膜２により規定される活性領域とフィールド領域
とにそれぞれ１層目ポリシリコン膜からなる活性領域上
電極４ａとフィールド上電極４ｆとが形成されたウェハ
を用意する。ここで、上記活性領域上電極４ａとフィー
ルド上電極４ｆは、下層側から順に、厚さ約１００ｎｍ
の不純物含有ポリシリコン膜（ｐｏｌｙＳｉ）と、厚さ
約１００ｎｍのタングステン・シリサイド膜（ＷＳｉ
ｘ）とが積層された構造を有する。また、上記活性領域
上電極４ａは、ＭＯＳトランジスタのゲート電極であ
り、ゲート酸化膜３（ＳｉＯ_２）を介してＳｉ基板１上
に形成されている。First, as shown in FIG. 1, a field oxide film 2 (SiO ₂ ) is formed in a predetermined two-dimensional pattern on a silicon substrate 1 (Si), and an activity defined by the field oxide film 2 is formed. A wafer is prepared in which an active region upper electrode 4a and a field upper electrode 4f made of a first-layer polysilicon film are formed in the region and the field region, respectively. The active region upper electrode 4a and the field upper electrode 4f have a thickness of about 100 nm in order from the lower layer side.
Impurity-containing polysilicon film (polySi) and a tungsten silicide film (WSi) having a thickness of about 100 nm.
x) and are laminated. The active region upper electrode 4a is a gate electrode of a MOS transistor, and is formed on the Si substrate 1 via the gate oxide film 3 (SiO ₂ ).

【００２７】活性領域上電極４ａとフィールド上電極４
ｆは、いずれもその上面をオフセットＳｉＯｘ膜５ａ，
５ｆ（ＳｉＯ_２）、側面をＳｉＯｘサイドウォール６
ａ，６ｆにそれぞれ被覆されることにより、周囲からの
絶縁が図られている。オフセットＳｉＯｘ膜５ａ，５ｆ
は、上記の各電極４ａ，４ｆをパターニングする際のエ
ッチング・マスクを共通に用いてパターニングされたも
のである。また、ＳｉＯｘサイドウォール６ａ，６ｆ
は、基体の全面を被って形成されたＳｉＯｘ膜を異方的
にエッチバックして得られたものである。Active area upper electrode 4a and field upper electrode 4
f is the offset SiOx film 5a,
5f (SiO ₂ ), side walls are SiOx sidewalls 6
By covering a and 6f respectively, insulation from the surroundings is achieved. Offset SiOx films 5a and 5f
Is patterned by commonly using an etching mask for patterning the electrodes 4a and 4f. In addition, the SiOx side walls 6a and 6f
Is obtained by anisotropically etching back a SiOx film formed over the entire surface of the substrate.

【００２８】活性領域においては、シリコン基板１の表
層部にＬＤＤ構造を有する不純物拡散層７が形成されて
いる。これは、ＭＯＳトランジスタのソース／ドレイン
領域に相当する。この不純物拡散層７は、活性領域上電
極４ａがパターニングされた直後の低濃度イオン注入
と、その両側にＳｉＯｘサイドウォール６ａが形成され
た直後の高濃度イオン注入とにより形成される。In the active region, the impurity diffusion layer 7 having the LDD structure is formed on the surface layer of the silicon substrate 1. This corresponds to the source / drain region of the MOS transistor. The impurity diffusion layer 7 is formed by low-concentration ion implantation immediately after the active region upper electrode 4a is patterned and high-concentration ion implantation immediately after the SiOx sidewalls 6a are formed on both sides thereof.

【００２９】かかる基体の全面を、たとえばプラズマＣ
ＶＤ法により成膜される厚さ約５０ｎｍのＳｉＮエッチ
ング停止膜８で被覆する。続いて、たとえば厚さ約３０
０ｎｍのＯ_３−ＴＥＯＳ膜９を全面に堆積させる。図１
には、ここまでの工程を示した。The entire surface of the substrate is, for example, plasma C
The SiN etching stop film 8 having a thickness of about 50 nm formed by the VD method is coated. Then, for example, a thickness of about 30
A 0 nm O ₃ -TEOS film 9 is deposited on the entire surface. Figure 1
Shows the steps up to here.

【００３０】次に、図２に示されるように、上記Ｏ_３−
ＴＥＯＳ膜９を異方的にエッチバックし、ＳｉＯｘサイ
ドウォール６ａ，６ｆのさらに外側部分にサイドウォー
ル９ＳＷを形成する。このサイドウォール９ＳＷは、後
述のｐ−ＴＥＯＳ膜１０（図３参照。）やＣＭＰ（化学
機械研磨）法によるローカル平坦化特性の不足を補う目
的で形成されるものである。Next, as shown in FIG. 2, the _{O 3} -
The TEOS film 9 is anisotropically etched back to form sidewalls 9SW on the outer sides of the SiOx sidewalls 6a and 6f. The sidewalls 9SW are formed for the purpose of compensating for the lack of local planarization characteristics due to the p-TEOS film 10 (see FIG. 3) and the CMP (chemical mechanical polishing) method described later.

【００３１】次に、図３に示されるように、基体の全面
に厚さ約１μｍのｐ−ＴＥＯＳ膜１０を堆積させる。続
いてこのｐ−ＴＥＯＳ膜１０のＣＭＰを行い、基体の表
面を平坦化する。このＣＭＰは、図４に示されるよう
に、フィールド領域側でＳｉＮエッチング停止膜８が露
出した時点で停止させるが、この停止の判定はＳｉＮ膜
の研磨レートがＳｉＯｘ膜のそれよりも遅いことから、
比較的容易に行うことができる。なおこの時、活性領域
では活性領域上電極４ａの上方にｐ−ＴＥＯＳ膜１０が
１００〜１５０ｎｍ程度の厚さに残る。Next, as shown in FIG. 3, a p-TEOS film 10 having a thickness of about 1 μm is deposited on the entire surface of the substrate. Then, the p-TEOS film 10 is subjected to CMP to flatten the surface of the substrate. As shown in FIG. 4, this CMP is stopped when the SiN etching stop film 8 is exposed on the side of the field region, but this stop is judged because the polishing rate of the SiN film is slower than that of the SiOx film. ,
It can be done relatively easily. At this time, in the active region, the p-TEOS film 10 remains above the active region upper electrode 4a with a thickness of about 100 to 150 nm.

【００３２】次に、ＳｉＯｘに対して十分に大きいエッ
チング選択比が確保できる条件にてＲＩＥ（反応性イオ
ン・エッチング）を行い、図５に示されるように、Ｓｉ
Ｎエッチング停止膜８の露出部分を選択的に除去する。
これにより、フィールド上電極４ｆの表面のＳｉＮエッ
チング停止膜８のみが選択的に除去されたことになる。Next, RIE (reactive ion etching) is performed under the condition that a sufficiently large etching selection ratio with respect to SiOx can be secured, and as shown in FIG.
The exposed portion of the N etching stop film 8 is selectively removed.
As a result, only the SiN etching stop film 8 on the surface of the field upper electrode 4f is selectively removed.

【００３３】次に、図６に示されるように、基体の全面
に厚さ約４００ｎｍのｐ−ＴＥＯＳ膜１１を堆積させ
る。このｐ−ＴＥＯＳ膜１１と先の平坦化に用いられた
ｐ−ＴＥＯＳ膜１０とが、本ウェハ上における層間絶縁
膜１２となる。この層間絶縁膜膜１２上において、通常
のフォトリソグラフィと現像処理によるレジスト・パタ
ーニングを行い、１層目コンタクト形成用のレジスト・
パターン１３（ＰＲ）を形成する。この図では、レジス
ト・パターン１３に若干の合わせずれが発生しており、
図中向かって左側の開口は活性領域上電極４ａのエッジ
に一部かかっている。Next, as shown in FIG. 6, a p-TEOS film 11 having a thickness of about 400 nm is deposited on the entire surface of the substrate. The p-TEOS film 11 and the p-TEOS film 10 used for the flattening previously become the interlayer insulating film 12 on the present wafer. On this interlayer insulating film 12, a resist patterning is performed by usual photolithography and a developing process, and a resist layer for forming a first layer contact is formed.
A pattern 13 (PR) is formed. In this figure, there is a slight misalignment in the resist pattern 13,
The opening on the left side in the figure partially covers the edge of the active region upper electrode 4a.

【００３４】次に、ＳｉＮに対して十分に大きな選択比
が確保できる条件で層間絶縁膜１２のＲＩＥを行い、図
７に示されるように、コンタクトホール１４ａとビアホ
ール１４ｆを形成する。このＲＩＥは、活性領域側では
ＳｉＮエッチング停止膜８上で停止する。しかし、フィ
ールド側ではオフセットＳｉＯｘ膜５ｆもエッチングさ
れるので、フィールド上電極４ｆに到達するビアホール
１４ｆが形成される。すなわち、従来法と異なり、フィ
ールド上電極４ｆ表面のＳｉＮエッチング停止膜８のみ
が層間絶縁膜１２の形成前に選択的に除去されているの
で、この段階でオフセットＳｉＯｘ膜５ｆの同時エッチ
ングが行われ、コンタクト形成が可能となるのである。Next, RIE of the interlayer insulating film 12 is performed under the condition that a sufficiently large selection ratio with respect to SiN can be secured to form a contact hole 14a and a via hole 14f, as shown in FIG. This RIE stops on the SiN etching stop film 8 on the active region side. However, since the offset SiOx film 5f is also etched on the field side, the via hole 14f reaching the field upper electrode 4f is formed. That is, unlike the conventional method, since only the SiN etching stop film 8 on the surface of the field electrode 4f is selectively removed before the formation of the interlayer insulating film 12, the offset SiOx film 5f is simultaneously etched at this stage. Therefore, it becomes possible to form contacts.

【００３５】次に、コンタクトホール１４ａの底面に露
出したＳｉＮエッチング停止膜８を除去するために、シ
リコンおよび酸化シリコンに対する選択比を十分に大き
く確保した条件でＲＩＥを行い、図８に示されるような
コンタクトホール１４ａを完成させる。このとき、ビア
ホール１４ｆは既に完成しているので、従来のように過
剰なオーバーエッチングを行う必要はなく、したがっ
て、活性領域上電極４ａを被覆するオフセットＳｉＯｘ
膜５ａやＳｉＯｘサイドウォール６ａが侵食される虞れ
はない。また、ビアホール１４ｆの底面に露出するフィ
ールド上電極４ｆに対しても、十分な選択比が確保され
ることはもちろんである。この後、レジスト・パターン
１３をアッシングにより除去する。Next, in order to remove the SiN etching stop film 8 exposed on the bottom surface of the contact hole 14a, RIE is performed under the condition that the selection ratio with respect to silicon and silicon oxide is sufficiently large, as shown in FIG. Complete contact hole 14a. At this time, since the via hole 14f is already completed, it is not necessary to perform excessive overetching as in the conventional case, and therefore, the offset SiOx that covers the active region upper electrode 4a is not required.
There is no possibility that the film 5a and the SiOx sidewall 6a will be eroded. Further, it is needless to say that a sufficient selection ratio is secured also for the field upper electrode 4f exposed on the bottom surface of the via hole 14f. After that, the resist pattern 13 is removed by ashing.

【００３６】図９には、上述のようにして形成されたコ
ンタクトホール１４ａとビアホール１４ｆをＴｉ系バリ
ヤメタルを介してタングステン・プラグ１５ａ，１５ｆ
（Ｗ）でそれぞれ埋め込み、さらにたとえばＴｉ系密着
層／Ａｌ−１％Ｓｉ膜／ＴｉＮ反射防止膜の３層構造の
Ａｌ系多層膜からなる上層配線１６（Ａｌ）を形成した
状態を示す。この図からもわかるように、活性領域上で
は活性領域上電極４ａと上層配線１６との間に十分な耐
圧を確保しながら基板コンタクトが達成され、一方のフ
ィールド上ではビアホール１４ｆを通じてフィールド上
電極４ｆと上層配線１６とのコンタクトが確実に図られ
ている。つまり本発明によれば、不純物拡散層へのコン
タクトを自己整合的に形成すると同時に、フィールド上
電極４ｆへもコンタクトをとることが可能となる。In FIG. 9, the contact holes 14a and the via holes 14f formed as described above are provided with tungsten plugs 15a and 15f through a Ti-based barrier metal.
The figure shows a state in which each is filled with (W) and further formed with an upper wiring 16 (Al) made of an Al-based multilayer film having a three-layer structure of, for example, a Ti-based adhesion layer / Al-1% Si film / TiN antireflection film. As can be seen from this figure, the substrate contact is achieved on the active region while ensuring a sufficient breakdown voltage between the active region upper electrode 4a and the upper layer wiring 16, and the field upper electrode 4f is formed on one field through the via hole 14f. The contact between the upper wiring 16 and the upper wiring 16 is ensured. That is, according to the present invention, it is possible to form a contact with the impurity diffusion layer in a self-aligning manner and at the same time make a contact with the on-field electrode 4f.

【００３７】第２の実施の形態 ここでは、上述の方法（Ｉ−２）にしたがい、フィール
ド領域上でＳｉＮエッチング停止膜を選択的に露出させ
るための層間絶縁膜の平坦化をレジスト・エッチバック
を利用して行う配線形成方法について、図１０ないし図
１６を参照しながら説明する。 Second Embodiment Here, according to the method (I-2) described above, resist etching back is performed to planarize the interlayer insulating film for selectively exposing the SiN etching stop film on the field region. A wiring forming method using the above will be described with reference to FIGS.

【００３８】図１０は、ＳｉＮエッチング停止膜８の成
膜までを第１の実施の形態で上述したように行った後、
基体の全面を厚さ約３００ｎｍのＯ_３−ＢＰＳＧ膜１７
で被覆し、さらにその表面をレジスト膜１８（ＰＲ）で
平坦化した状態を示す。In FIG. 10, after the SiN etching stop film 8 is formed as described above in the first embodiment,
An O ₃ -BPSG film 17 having a thickness of about 300 nm is formed on the entire surface of the substrate.
It is shown that the surface is covered with and the surface thereof is planarized with a resist film 18 (PR).

【００３９】次に、図１１に示されるように、上記レジ
スト膜１８をフィールド領域上でＯ_３−ＢＰＳＧ膜１７
が露出するまでエッチバックする。さらに、残ったレジ
スト膜１８をマスクとするＯ_３−ＢＰＳＧ膜１７のエッ
チバックを行い、図１２に示されるように、フィールド
領域上でＳｉＮエッチング停止膜８が露出した時点でこ
れを終了する。なおこの時点で、活性領域では活性領域
上電極４ａの上方にＯ_３−ＢＰＳＧ膜１７が約２００ｎ
ｍの厚さに残る。Next, as shown in FIG. 11, the resist film 18 is applied to the O ₃ -BPSG film 17 on the field region.
Etch back until exposed. Further, the remaining resist film 18 is used as a mask to etch back the O ₃ -BPSG film 17, and this is finished when the SiN etching stop film 8 is exposed on the field region as shown in FIG. At this point, in the active region, about 200 n of O ₃ -BPSG film 17 is provided above the active region upper electrode 4a.
It remains in the thickness of m.

【００４０】次に、酸化シリコンに対して十分な選択比
を確保しながらＳｉＮのエッチングが進行する条件でＲ
ＩＥを行うことにより、図１３に示されるように、フィ
ールド上電極４ｆの表面のＳｉＮエッチング停止膜８を
選択的に除去する。Next, under the condition that the etching of SiN proceeds while securing a sufficient selection ratio with respect to silicon oxide, R
By performing IE, as shown in FIG. 13, the SiN etching stop film 8 on the surface of the on-field electrode 4f is selectively removed.

【００４１】次に図１４に示されるように、残存するレ
ジスト膜１８をＯ_２プラズマ・アッシングにより除去し
た後、再び基体の全面にＯ_３−ＢＰＳＧ膜１９を約３０
０ｎｍの厚さに堆積させ、８００〜９００℃の温度でリ
フローさせる。このＯ_３−ＴＥＯＳ膜１９と先に形成さ
れたＯ_３−ＢＰＳＧ膜１７とが、本ウェハ上における層
間絶縁膜２０となる。この層間絶縁膜膜２０上におい
て、通常のフォトリソグラフィと現像処理によるレジス
ト・パターニングを行い、１層目コンタクト形成用のレ
ジスト・パターン２１（ＰＲ）を形成する。Next, as shown in FIG. 14, after the remaining resist film 18 is removed by O ₂ plasma ashing, about 30 O ₃ -BPSG film 19 is again formed on the entire surface of the substrate.
Deposit to a thickness of 0 nm and reflow at a temperature of 800-900 ° C. The O ₃ -TEOS film 19 and the O ₃ -BPSG film 17 formed previously serve as the interlayer insulating film 20 on the present wafer. A resist pattern 21 (PR) for forming a first layer contact is formed on the interlayer insulating film 20 by performing resist patterning by ordinary photolithography and development processing.

【００４２】次に、層間絶縁膜２０のＲＩＥとＳｉＮエ
ッチング停止膜８のＲＩＥとを順次行うことにより、図
１５に示されるように接続孔、すなわちコンタクトホー
ル２２ａとビアホール２２ｆとを形成する。このＲＩＥ
の詳細な手順は、第１の実施の形態にて上述した通りで
ある。さらに、アッシングを行って上記レジスト・パタ
ーン２１を除去した後、双方のホール２２ａ，２２ｆを
タングステン・プラグ２３ａ，２３ｆ（Ｗ）でそれぞれ
埋め込み、さらにたとえばＡｌ系多層膜からなる上層配
線２４をパターニングして、図１６に示されるように１
層目Ａｌ配線を完成させる。Next, RIE of the interlayer insulating film 20 and RIE of the SiN etching stop film 8 are sequentially performed to form connection holes, that is, contact holes 22a and via holes 22f, as shown in FIG. This RIE
The detailed procedure of is as described above in the first embodiment. Further, after ashing is performed to remove the resist pattern 21, both holes 22a and 22f are filled with tungsten plugs 23a and 23f (W), respectively, and the upper wiring 24 made of, for example, an Al-based multilayer film is patterned. 16 as shown in FIG.
The layer Al wiring is completed.

【００４３】なお、本実施の形態ではレジスト膜１８の
エッチバックとＯ_３−ＢＰＳＧ膜１７のエッチバックと
を分けて行ったが、終点判定を精度良く行うことができ
れば、最初からこれらの膜の等速エッチバックを行って
も良い。In the present embodiment, the etching back of the resist film 18 and the etching back of the O ₃ -BPSG film 17 are performed separately, but if the end point can be accurately determined, these films can be removed from the beginning. A constant speed etch back may be performed.

【００４４】第３の実施の形態 ここでは、上述の方法（Ｉ−３）にしたがい、フィール
ド領域上でＳｉＮエッチング停止膜を選択的に露出させ
るために平坦化される層間絶縁膜として、無機ＳＯＧ膜
を用いる配線形成方法について、図１７ないし図２０を
参照しながら説明する。 Third Embodiment Here, according to the method (I-3) described above, an inorganic SOG is used as an interlayer insulating film which is planarized to selectively expose the SiN etching stop film on the field region. A wiring forming method using a film will be described with reference to FIGS.

【００４５】図１７は、ＳｉＮエッチング停止膜８の成
膜までを第１の実施の形態で上述したように行った後、
基体の全面に厚さ約５００ｎｍの無機ＳＯＧ（スピンオ
ン・グラス）膜２５（ＳＯＧ）を塗布形成し、表面を略
平坦化した状態を示す。次に、図１８に示されるよう
に、この無機ＳＯＧ膜２５を、フィールド領域上でＳｉ
Ｎエッチング停止膜８が露出するまで異方的にエッチバ
ックする。なおこの時点で、活性領域では活性領域上電
極４ａの上方に無機ＳＯＧ膜２５が約１００ｎｍの厚さ
に残る。In FIG. 17, after the SiN etching stop film 8 is formed as described above in the first embodiment,
An inorganic SOG (spin-on-glass) film 25 (SOG) having a thickness of about 500 nm is applied and formed on the entire surface of the substrate to show a substantially flat surface. Next, as shown in FIG. 18, this inorganic SOG film 25 is formed on the field region by Si.
Anisotropically etch back until the N etching stop film 8 is exposed. At this point, in the active region, the inorganic SOG film 25 remains above the active region upper electrode 4a to a thickness of about 100 nm.

【００４６】次に、酸化シリコンに対して十分な選択比
を確保しながらＳｉＮのエッチングが進行する条件でＲ
ＩＥを行うことにより、図１９に示されるように、フィ
ールド上電極４ｆの表面のＳｉＮエッチング停止膜８を
選択的に除去する。Next, under the condition that the etching of SiN proceeds while securing a sufficient selection ratio with respect to silicon oxide, R
By performing the IE, as shown in FIG. 19, the SiN etching stop film 8 on the surface of the field upper electrode 4f is selectively removed.

【００４７】次に、図２０に示されるように、基体の全
面にｐ−ＴＥＯＳ膜２６を約４００ｎｍの厚さに堆積さ
せた。このｐ−ＴＥＯＳ膜２６と先の平坦化に用いられ
た無機ＳＯＧ膜２５とが、本ウェハ上における層間絶縁
膜２７となる。この層間絶縁膜膜２７にレジスト・パタ
ーニングを経て接続孔、すなわちコンタクトホール２８
ａとビアホール２８ｆとを開口し、レジスト・アッシン
グを行った後、双方のホール２８ａ，２８ｆをタングス
テン・プラグ２９ａ，２９ｆでそれぞれ埋め込む。さら
に、Ａｌ系多層膜からなる上層配線３０をパターニング
することにより、１層目Ａｌ配線を完成させる。Next, as shown in FIG. 20, a p-TEOS film 26 was deposited on the entire surface of the substrate to a thickness of about 400 nm. The p-TEOS film 26 and the inorganic SOG film 25 used for the flattening previously become the interlayer insulating film 27 on the present wafer. A connection hole, that is, a contact hole 28 is formed on the interlayer insulating film 27 through resist patterning.
After a and a via hole 28f are opened and resist ashing is performed, both holes 28a and 28f are filled with tungsten plugs 29a and 29f, respectively. Further, by patterning the upper layer wiring 30 made of an Al-based multilayer film, the first layer Al wiring is completed.

【００４８】なお、本実施の形態では、成膜時点で略平
坦化が達成できる層間絶縁膜の構成材料として無機ＳＯ
Ｇ膜を用いたが、この代わりに有機ＳＯＧ膜を用いても
構わない。In the present embodiment, inorganic SO is used as a constituent material of the interlayer insulating film capable of achieving substantially flattening at the time of film formation.
Although the G film is used, an organic SOG film may be used instead.

【００４９】以上、本発明の実施の形態３種類について
説明したが、本発明はこれらの実施の形態に何ら制限さ
れるものではなく、サンプル・ウェハの構成、あるいは
各材料膜の種類やその成膜方法は適宜変更もしくは選択
が可能である。Although the three types of embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and the structure of the sample wafer or the kind of each material film and its formation. The film method can be appropriately changed or selected.

【００５０】[0050]

【発明の効果】以上の説明からも明らかなように、本発
明によれば、従来は不可能であったＳＡＣ構造を採用し
た際の基板コンタクトとフィールド上配線コンタクトの
同一レイヤによる達成が可能となる。したがって、本発
明はＳＡＣの適用範囲を拡大し、これによりデバイス設
計の自由度を高め、ひいてはデバイスの微細化を促進す
ることに大きく貢献するものである。As is apparent from the above description, according to the present invention, it is possible to achieve the substrate contact and the on-field wiring contact in the same layer when the SAC structure, which has been impossible in the past, is adopted. Become. Therefore, the present invention greatly contributes to expanding the range of application of SAC, thereby increasing the degree of freedom in device design and, in turn, promoting the miniaturization of devices.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施の形態において、活性領域
上電極とフィールド上電極とを被覆してＳｉＮエッチン
グ停止膜とＯ_３−ＴＥＯＳ膜とを順次成膜した状態を示
す模式的断面図である。FIG. 1 is a schematic cross-sectional view showing a state in which a SiN etching stop film and an O ₃ -TEOS film are sequentially deposited to cover an active region upper electrode and a field upper electrode in the first embodiment of the present invention. It is a figure.

【図２】図１のＯ_３−ＴＥＯＳ膜をエッチバックしてサ
イドウォールを形成した状態を示す模式的断面図であ
る。FIG. 2 is a schematic cross-sectional view showing a state where the O ₃ —TEOS film of FIG. 1 is etched back to form sidewalls.

【図３】図２の基体の全面にｐ−ＴＥＯＳ膜を成膜した
状態を示す模式的断面図である。3 is a schematic cross-sectional view showing a state in which a p-TEOS film is formed on the entire surface of the base body of FIG.

【図４】図３のｐ−ＴＥＯＳ膜をＣＭＰにより平坦化
し、フィールド領域にてＳｉＮエッチング停止膜を露出
させた状態を示す模式的断面図である。FIG. 4 is a schematic cross-sectional view showing a state in which the p-TEOS film of FIG. 3 is planarized by CMP and the SiN etching stop film is exposed in the field region.

【図５】図４のＳｉＮエッチング停止膜の露出部を選択
的に除去した状態を示す模式的断面図である。5 is a schematic cross-sectional view showing a state where an exposed portion of the SiN etching stop film of FIG. 4 is selectively removed.

【図６】図５の基体の全面にｐ−ＴＥＯＳ膜を堆積さ
せ、さらにレジスト・パターニングを行った状態を示す
模式的断面図である。6 is a schematic cross-sectional view showing a state in which a p-TEOS film is deposited on the entire surface of the base body of FIG. 5 and resist patterning is further performed.

【図７】図６の層間絶縁膜とフィールド上電極表面のオ
フセットＳｉＯｘ膜を選択的に除去し、ビアホールのみ
を完成させた状態を示す模式的断面図である。FIG. 7 is a schematic cross-sectional view showing a state in which the interlayer insulating film and the offset SiOx film on the surface of the field electrode in FIG. 6 are selectively removed to complete only the via hole.

【図８】図７のＳｉＮエッチング停止膜の露出部を選択
的に除去してコンタクトホールを完成させた状態を示す
模式的断面図である。FIG. 8 is a schematic cross-sectional view showing a state in which an exposed portion of the SiN etching stopper film of FIG. 7 is selectively removed to complete a contact hole.

【図９】図８のコンタクトホールとビアホールをタング
ステン・プラグで埋め込み、上層配線を形成した状態を
示す模式的断面図である。9 is a schematic cross-sectional view showing a state in which the contact hole and the via hole in FIG. 8 are filled with a tungsten plug to form an upper layer wiring.

【図１０】本発明の第２の実施の形態において、活性領
域上電極とフィールド上電極とを被覆してＳｉＮエッチ
ング停止膜とＯ_３−ＢＰＳＧ膜を順次成膜し、さらに基
体の表面をレジスト膜で平坦化した状態を示す模式的断
面図である。FIG. 10 shows the second embodiment of the present invention, in which the SiN etching stop film and the O ₃ -BPSG film are sequentially formed to cover the active region upper electrode and the field upper electrode, and the surface of the substrate is resist-coated. It is a typical sectional view showing the state where it was made flat with a film.

【図１１】図１０のレジスト膜をエッチバックしてフィ
ールド領域側でＯ_３−ＢＰＳＧ膜を露出させた状態を示
す模式的断面図である。11 is a schematic cross-sectional view showing a state in which the resist film of FIG. 10 is etched back to expose the O ₃ -BPSG film on the field region side.

【図１２】図１１の残存レジスト膜をマスクとしてＯ_３
−ＢＰＳＧ膜をエッチバックし、フィールド領域側でＳ
ｉＮエッチング停止膜を露出させた状態を示す模式的断
面図である。FIG. 12 is a graph of O ₃ using the residual resist film of FIG. 11 as a mask.
-Etch back the BPSG film and apply S on the field area side.
It is a typical sectional view showing the state where the iN etching stop film was exposed.

【図１３】図１２のＳｉＮエッチング停止膜の露出部を
選択的に除去した状態を示す模式的断面図である。13 is a schematic cross-sectional view showing a state where the exposed portion of the SiN etching stop film of FIG. 12 is selectively removed.

【図１４】図１３の基体の全面にＯ_３−ＢＰＳＧ膜を堆
積させ、さらにレジスト・パターニングを行った状態を
示す模式的断面図である。14 is a schematic cross-sectional view showing a state in which an O ₃ -BPSG film is deposited on the entire surface of the base body of FIG. 13 and resist patterning is further performed.

【図１５】図１４の層間絶縁膜とオフセットＳｉＯｘ膜
の露出部、およびＳｉＮエッチング停止膜をエッチング
してコンタクトホールとビアホールを完成させた状態を
示す模式的断面図である。15 is a schematic cross-sectional view showing a state where contact holes and via holes are completed by etching the exposed portion of the interlayer insulating film and the offset SiOx film and the SiN etching stop film of FIG.

【図１６】図１５のコンタクトホールとビアホールをタ
ングステン・プラグで埋め込み、上層配線を形成した状
態を示す模式的断面図である。16 is a schematic cross-sectional view showing a state in which the contact hole and the via hole in FIG. 15 are filled with a tungsten plug to form an upper layer wiring.

【図１７】本発明の第３の実施の形態において、活性領
域上電極とフィールド上電極とをＳｉＮエッチング停止
膜で被覆した後、基体の全面をＳＯＧ膜で平坦化した状
態を示す模式的断面図である。FIG. 17 is a schematic cross-sectional view showing a state in which an upper electrode of an active region and an upper electrode of a field are covered with a SiN etching stop film and then the entire surface of a substrate is planarized with an SOG film in a third embodiment of the invention. It is a figure.

【図１８】図１７のＳＯＧ膜をエッチバックして、フィ
ールド領域側でＳｉＮエッチング停止膜を露出させた状
態を示す模式的断面図である。FIG. 18 is a schematic cross-sectional view showing a state where the SOG film of FIG. 17 is etched back to expose the SiN etching stop film on the field region side.

【図１９】図１８のＳｉＮエッチング停止膜の露出部を
選択的に除去した状態を示す模式的断面図である。FIG. 19 is a schematic cross-sectional view showing a state where the exposed portion of the SiN etching stop film of FIG. 18 is selectively removed.

【図２０】図１９の基体上でｐ−ＴＥＯＳ膜の成膜、接
続孔の形成、および上層配線の形成を行った状態を示す
模式的断面図である。20 is a schematic cross-sectional view showing a state in which a p-TEOS film is formed, a connection hole is formed, and an upper layer wiring is formed on the base body of FIG.

【図２１】従来のアラインド・コンタクト法により基板
コンタクトとフィールド上電極コンタクトとを同時に形
成した状態を示す模式的断面図である。FIG. 21 is a schematic cross-sectional view showing a state in which a substrate contact and an on-field electrode contact are simultaneously formed by a conventional aligned contact method.

【図２２】従来のＳＡＣ法において、活性領域上電極と
フィールド上電極とを被覆してＳｉＮエッチング停止膜
と層間絶縁膜とを順次成膜し、さらにレジスト・パター
ニングを行った状態を示す模式的断面図である。FIG. 22 is a schematic view showing a state in which a SiN etching stop film and an interlayer insulating film are sequentially formed by covering the active region upper electrode and the field upper electrode in the conventional SAC method, and further resist patterning is performed. FIG.

【図２３】図２２の層間絶縁膜を選択的にエッチングし
た状態を示す模式的断面図である。23 is a schematic cross-sectional view showing a state where the interlayer insulating film of FIG. 22 is selectively etched.

【図２４】図２３のＳｉＮエッチング停止膜の露出部を
選択的に除去し、コンタクトホールのみが完成され、ビ
アホールは未完成とされた状態を示す模式的断面図であ
る。FIG. 24 is a schematic cross-sectional view showing a state in which the exposed portion of the SiN etching stop film of FIG. 23 is selectively removed, only the contact hole is completed, and the via hole is incomplete.

【図２５】図２４のコンタクトホールとビアホールをタ
ングステン・プラグで埋め込み、上層配線を形成した結
果、ビアホールにおいてコンタクト不良が発生した状態
を示す模式的断面図である。FIG. 25 is a schematic cross-sectional view showing a state in which a contact failure has occurred in the via hole as a result of filling the contact hole and the via hole in FIG. 24 with a tungsten plug and forming an upper layer wiring.

【図２６】図２４のビアホール内に露出するオフセット
ＳｉＯｘ膜を選択的に除去した結果、コンタクトホール
内で活性領域上電極が一部露出した状態を示す模式的断
面図である。FIG. 26 is a schematic cross-sectional view showing a state where the active region upper electrode is partially exposed in the contact hole as a result of selectively removing the offset SiOx film exposed in the via hole in FIG. 24.

【図２７】図２６のコンタクトホールとビアホールをタ
ングステン・プラグで埋め込み、上層配線を形成した結
果、コンタクトホールにおいて耐圧不良が発生した状態
を示す模式的断面図である。FIG. 27 is a schematic cross-sectional view showing a state in which a contact hole and a via hole in FIG. 26 are filled with a tungsten plug to form an upper layer wiring, and as a result, a withstand voltage defect occurs in the contact hole.

【符号の説明】[Explanation of symbols]

１ シリコン基板、２ フィールド酸化膜、４ａ 活性
領域上電極、４ｆ フィールド上電極、５ａ，５ｆ オ
フセットＳｉＯｘ膜、６ａ，６ｆ ＳｉＯｘサイドウォ
ール、８ ＳｉＮエッチング停止膜、１０ Ｏ_３−ＴＥ
ＯＳ膜、１１ ｐ−ＴＥＯＳ膜、１２ 層間絶縁膜、１
４ａ，２２ａ，２８ａ コンタクトホール、１４ｆ，２
２ｆ，２８ｆ ビアホール1 silicon substrate, 2 field oxide film, 4a active region upper electrode, 4f field upper electrode, 5a, 5f offset SiOx film, 6a, 6f SiOx sidewall, 8 SiN etching stop film, 10 O ₃ -TE
OS film, 11 p-TEOS film, 12 interlayer insulating film, 1
4a, 22a, 28a contact hole, 14f, 2
2f, 28f beer hole

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/768 H01L 21/3213 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. ⁷ , DB name) H01L 21/3205 H01L 21/321 H01L 21/768 H01L 21/3213

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 自己整合コンタクト法を適用して半導体
装置の１層目コンタクトを形成する配線形成方法であっ
て、 半導体基板の活性領域とフィールド領域に、上面および
側面をそれぞれ第１の絶縁材料からなるオフセット絶縁
膜とサイドウォールとで被覆された活性領域上電極とフ
ィールド上電極とをそれぞれ形成する第１工程と、 前記第１の絶縁材料に対してエッチング選択比を確保し
得る第２の絶縁材料を用い、基体の全面をコンフォーマ
ルに被覆するエッチング停止膜を形成する第２工程と、基体の全面を一旦、第１の絶縁材料からなる厚い層間絶
縁膜で被覆した後、その膜厚を減ずることによりフィー
ルド領域上において少なくとも前記フィールド上電極表
面のエッチング停止膜を露出させ、この露出部を、該エ
ッチング停止膜を該第１の絶縁材料に対してエッチング
選択比を確保し得る条件でエッチングすることにより、
前記エッチング停止膜を前記フィールド領域内でフィー
ルド上電極の表面から選択的に除去する第３工程と、 基体の全面を第１の絶縁材料からなる層間絶縁膜で被覆
する第４工程と、 前記層間絶縁膜をエッチング・マスクを介して選択的に
除去することにより、前記活性領域内では少なくとも底
面の一部が前記半導体基板の表面に臨むコンタクトホー
ル、前記フィールド領域内では前記フィールド上電極の
表面に達するビアホールを同時に形成する第５工程と、 前記エッチング・マスクをそのまま用いて前記コンタク
トホールの底面に露出するエッチング停止膜を選択的に
除去する第６工程とを有する配線形成方法。1. A wiring forming method for forming a first-layer contact of a semiconductor device by applying a self-aligned contact method, wherein a top surface and a side surface of a first insulating material are formed in an active region and a field region of a semiconductor substrate, respectively. A first step of forming an active region upper electrode and a field upper electrode, which are covered with an offset insulating film made of, and a sidewall, respectively; and a second step of ensuring an etching selection ratio with respect to the first insulating material. A second step of forming an etching stopper film that conformally covers the entire surface of the base using an insulating material, and a step of forming a thick insulating layer made of the first insulating material on the entire surface of the base once.
After coating with edge film, the film thickness is reduced
At least the field electrodes on the field region.
The etching stopper film on the surface is exposed, and this exposed portion is
Etching the etching stop film with respect to the first insulating material
By etching under conditions that can secure the selectivity,
A third step of selectively removing the etching stopper film from the surface of the field electrode in the field region; a fourth step of covering the entire surface of the base with an interlayer insulating film made of a first insulating material; By selectively removing the insulating film through an etching mask, at least a part of the bottom surface of the contact hole faces the surface of the semiconductor substrate in the active region, and the surface of the field upper electrode in the field region. A wiring forming method comprising: a fifth step of simultaneously forming a reaching via hole; and a sixth step of selectively removing the etching stopper film exposed on the bottom surface of the contact hole using the etching mask as it is. 【請求項２】 前記層間絶縁膜の膜厚を化学機械研磨に
より減ずる請求項１記載の配線形成方法。2. The wiring forming method according to claim 1, wherein the film thickness of the interlayer insulating film is reduced by chemical mechanical polishing. 【請求項３】 前記層間絶縁膜の膜厚を、レジスト膜に
よる基体表面の平坦化と、該レジスト膜の第１のエッチ
バックと、この第１のエッチバックにより露出する該層
間絶縁膜の第２のエッチバックとを経て減ずる請求項１
記載の配線形成方法。3. The film thickness of the interlayer insulating film is set so that a substrate surface is flattened by a resist film, a first etchback of the resist film, and a first etchback of the interlayer insulating film exposed by the first etchback. Claim 1 which reduces after 2 etch backs.
The described wiring forming method. 【請求項４】 前記層間絶縁膜は基体の表面を略平坦化
可能な第１の絶縁材料で構成し、その膜厚をエッチバッ
クにより減ずる請求項１記載の配線形成方法。4. The wiring forming method according to claim 1, wherein the interlayer insulating film is made of a first insulating material capable of substantially flattening the surface of the substrate, and the film thickness thereof is reduced by etching back.