KR20010050441A

KR20010050441A - 전자 장치

Info

Publication number: KR20010050441A
Application number: KR1020000053992A
Authority: KR
Inventors: 가이부키후토시
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1999-09-14
Filing date: 2000-09-14
Publication date: 2001-06-15
Also published as: EP1085759A2; US7058746B1; CN1288332A; EP1085759A3; JP2001086419A

Abstract

전자 장치는 입력 데이터를 수신하여 처리하는 서브유닛(예를 들면, 모니터)을 포함한다. 서브유닛은 서브유닛의 처리된 입력 데이터를 종말 처리하는 디스플레이, 프린터, 혹은 오디오 스피커(예를 들면, 변환하여 출력하는) 등의 종말 처리 장치(termination device)로서 동작하는 적어도 하나의 기능 블록을 갖는 하나 이상의 기능 블록을 포함한다. 전자 장치는 종말 처리 장치에 관계된 정보를 저장하는 메모리를 더 포함한다. 바람직하게, 전자 장치는 시분할 다중화된 통신용 채널을 채용하는 직렬 버스로 접속된 시스템에서 다른 장치들과 통신하도록 구성된다. 메모리에 저장된 종말 처리 장치에 관계된 정보는 바람직하게는 예를 들면 종말 처리 장치가 유지할 수 있는 논리 접속 수를 나타내는 종말 처리 장치에 대한 "가상 플러그" 정보를 포함한다. 메모리는 외부 장치에 의해 액세스할 수 있어, 외부 장치는 종말 처리 장치의 논리적 접속 상태를 쉽게 얻을 수 있고 동작을 용이하게 할 수 있다.

Description

전자 장치{Electronic device}

본 발명은 예를 들면 디지털 텔레비젼 수상기 등에 사용하기 위한 전자 장치에 관한 것이다. 특히, 본 발명은 직렬 데이터 버스를 통해 다른 장치들과 데이터 통신을 수행하도록 구성된 전자 장치에 관한 것이다.

IEEE-1394-1995 고성능 직렬 버스 시스템에 따라 데이터 통신하게 하는 디지털 텔레비젼 수상기가 최근에 제안되었다. IEEE-1394-1995 표준은 1995년에 나온 것으로, 직렬 버스로 데이터 통신하기 위한 일반적인 프로토콜을 제공한다. 이 표준은 데이터 통신용 디지털 인터페이스를 정의하고 있고, 이에 의해서 버스로 전송하기에 앞서 애플리케이션이 디지털 데이터를 아날로그 데이터로 변환할 필요성을 제거한다. 마찬가지로, 수신 애플리케이션은 아날로그 데이터가 아니라 버스로부터 디지털 데이터를 수신할 것이며, 따라서 A/D 변환을 수행할 필요가 없을 것이다.

IEEE 1394 표준은 비동기 및 등시성 포맷 데이터 전송 양자를 지원하는 저가 고속 구조를 구현하도록 채택되었다. 등시 데이터 전송은 의미있는 순간들간 시간 간격이 전송 애플리케이션 및 수신 애플리케이션 양자에서 동일한 기간을 갖도록 일어나는 실시간 전송이다. 등시성으로 전송된 각각의 데이터 패킷은 그 자신의 시간 내에 전송된다. 적합한 장치에 의한 수신을 확실하게 하도록 데이터와 함께 6비트 채널 번호가 보내진다. 이에 따라 복수의 장치들은 버스 구조를 통해 등시성으로 데이터를 전송할 수 있게 된다. 비동기 전송은 가능한 한 즉시 발생하며 소스에서 목적지로 데이터량을 전송하는 통상적인 데이터 전송동작이다.

도 13에서, 예로서, IEEE 1394 노드로서 작용하는 디지털 텔레비젼 수상기(이하 "DTV"라 함)는 튜너(110) 및 모니터(120) 등의 서브유닛을 포함할 수 있다. 모니터(120)는 입력된 비디오 데이터에 대해서, 이를테면 휘도조정 및 색도 조정 등의 신호 처리를 수행하는 비디오 처리부(120A), 및 비디오 처리부(120A)에 의해 신호 처리된 비디오 데이터에 근거하여 이미지를 디스플레이하는 디스플레이(120B)를 포함한다. 디스플레이(120B)는 입력된 비디오 데이터를 변환 및 "종말 처리"하는 기능 블록(종말 처리 장치)으로 간주한다. (데이터는 이를테면 입력 데이터를 디스플레이 이미지로 변환하는 디스플레이와 같은 말단장치에 의해 사용될 때 "종말 처리"된 것으로 간주된다).

DTV(100)는 DTV(100) 내에 존재하는 언급한 서브유닛들에 속한 정보를 저장하는 메모리(130)를 포함한다. 예를 들면, 모니터(120)가 외부 전자 장치에 접속될 때, 도 13에 도시한 바와 같이, 비디오 처리부(120A)에 상호 접속된 모니터(120)의 플러그(120P)는 외부 전자 장치에 상호 접속된 DTV(100)의 플러그(100P)에 상호 접속된다.

도 14는 전술한 메모리(130)에 저장된 모니터(120)에 속한 정보를 갖는 종래 기술의 서술자의 예를 도시한 것이다. 저장된 정보에 의해서 외부 장치는 특히 비디오 처리부(120A)의 논리 접속 상태를 쉽게 확인할 수 있어 DTV(100)와의 데이터 통신이 용이하게 된다.

전술한 바는 직렬 버스로 접속된 장치들의 이용을 예시하였는데, 이러한 장치들간에 데이터 통신을 용이하게 하고, 직렬 데이터 버스로 접속된 시스템들의 동작성을 향상시키는 방법 제공의 계속적인 필요성이 있다. 본 발명은 이러한 필요성을 해결한다.

본 발명의 목적은 처리된 데이터를 종말 처리하는 기능 블록을 포함하며, 기능 블록의 상호 접속된 상태가 외부 장치, 예를 들면 제어기에 의해 쉽게 얻어질 수 있는 전자 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 복수의 전자 장치가 직렬 데이터 버스를 통해 상호 접속된 데이터 통신 시스템의 동작성을 향상시키는 것이다.

도 1은 IEEE 1394 버스에 의해 상호 접속된 망 시스템의 블록도.

도 2는 IEEE 1394 버스에 의해 상호 접속된 장치의 데이터 전송 사이클 구조를 도시한 도면.

도 3은 제어 및 상태 레지스터(CSR) 구조의 어드레스 공간 구조를 도시한 도면.

도 4는 주 CSR의 위치, 이름 및 기능을 도시한 도면.

도 5는 일반적인 ROM 포맷을 도시한 도면.

도 6은 버스 정보 블록, 루트 디렉토리 및 유닛 디렉토리의 상세를 도시한 도면.

도 7은 플러그 제어 레지스터(PCR)의 구성을 도시한 도면.

도 8은 oMPR, oPCR, iMPR 및 iPCR의 구성을 도시한 도면.

도 9는 플러그, PCR 및 등시 채널(isochronous channel)간 관계를 도시한 도면.

도 10은 HDD의 디스크부와 DTV의 모니터간 접속을 도시한 도면.

도 11은 등시 전송(isochronous transmission)에서 접속 설정과정을 도시한 흐름도.

도 12는 본 발명에 따라 모니터 정보를 갖는 서술자의 구조를 도시한 도면.

도 13은 디지털 텔레비젼 수상기의 주요 부분의 구성을 도시한 도면.

도 14 모니터 정보를 갖는 서술자의 종래 기술의 구조를 도시한 도면.

*도면의 주요 부분에 대한 부호의 간단한 설명*

110...튜너 120...모니터

120A...비디오 처리부 120B...디스플레이

100...DTV 130...메모리

본 발명의 예시된 실시예에 따라서, 입력 데이터를 수신하여 처리하는 서브유닛(예를 들면, 모니터)을 포함하는 전자 장치가 제공된다. 서브유닛은 서브유닛의 처리된 입력 데이터를 종말 처리하는 디스플레이, 프린터, 혹은 오디오 스피커(예를 들면 변환하여 출력하는) 등의 종말 처리 장치로서 동작하는 적어도 하나의 기능 블록을 갖는 하나 이상의 기능 블록을 포함한다. 전자 장치는 종말 처리 장치에 관계된 정보를 저장하는 메모리를 더 포함한다.

바람직하게, 전자 장치는 시분할 다중화된 통신용 채널을 채용하는 직렬 버스로 접속된 시스템에서 다른 장치들과 통신하도록 구성된다. 메모리에 저장된 종말 처리 장치에 관계된 정보는 바람직하게는 예를 들면 종말 처리 장치가 유지할 수 있는 논리 접속 수를 나타내는 종말 처리 장치에 대한 "가상 플러그" 정보를 포함한다. 메모리는 외부 장치에 의해 액세스할 수 있어, 외부 장치는 종말 처리 장치의 논리적 접속 상태를 쉽게 얻을 수 있고 동작을 용이하게 할 수 있다.

본 발명의 바람직한 실시예를 IEEE-1394-1995 직렬 버스 시스템에 관련하여 기술한다. 그러나 이 애플리케이션은 단지 예시적인 것이고 다른 유형의 데이터 통신 시스템에도 사용하기 위해 본 발명에서 고찰된 것임을 알 것이다.

도 1은 본 발명을 실시하는 망 시스템을 도시한 것으로 복수의 노드들은 IEEE 1394-1995 직렬 버스에 의해 상호 접속되어 있다. (이하, "IEEE-1394"는 고성능 직렬 버스용 IEEE-1394-1995 표준을 지칭하는데 사용할 것임). 예시된 시스템에서, IEEE-1394 버스(10)는 디지털 방송 수신기로서 작용하는 통합 수신기 디코더(IRD)(20), 하드디스크 드라이브(HDD)(30), 디지털 텔레비젼 수상기(DTV)(40) 및 개인용 컴퓨터(PC)(50)에 상호 접속된다. IRD(20), HDD(30), DTV(40) 및 PC(50)는 각각 IEEE 1394 노드들로서 구성될 수도 있다. IRD(20)는 수신 안테나(60) 및 모니터에도 접속된다.

도 2는 IEEE 1394 시스템에 따라 동작하는 장치의 데이터 전송 사이클 포맷을 도시한 것이다. IEEE 1394 표준에 따라, 데이터는 패킷들로 분할되고 125㎲의 기간의 사이클에 기초하여 시분할 방식으로 전송된다. 이 사이클은 사이클 마스터 기능을 갖는 노드(예를 들면, 도 1에 도시한 장치들 중 어느 하나)로부터 공급된 사이클 시작 신호에 의해 생성될 수 있다.

등시성 패킷은 모든 사이클의 시작부터 전송에 적합한 대역폭을 유지한다("대역폭"은 여기 사용되는 바와 같이 그리고 IEEE-1394 표준에서, 종래의 의미에서처럼 주파수 스팬이 아닌 반복되는 시간 슬롯(들)의 기간을 의미한다). 그러므로, 등시 전송은 일정한 시간 동안 데이터의 전송을 보장한다. 그러나, 전송 에러가 발생하였을 때, 데이터를 전송 에러로부터 보호하는 어떠한 메카니즘도 제공되어 있지 않아 데이터가 손실될 수 있게 된다.

각각의 사이클의 등시 전송에서 사용되지 않는 시간동안, 중재결과로서 버스를 유지한 노드는 비동기 패킷을 전송할 수도 있다. 비동기 전송에서, 비록 신뢰성 있는 전송이 확인 및 재시도를 사용함으로써 보장될 수 있을 지라도, 전송 타이밍은 항상 일정하지 않을 수 있다.

소정의 노드가 등시 전송을 실행하기 위해서, 노드는 등시기능에 대응해야 한다. 더구나, 등시기능에 대응하는 노드들 중 적어도 하나는 사이클 마스크 기능을 가져야 한다. 더욱이, IEEE 1394(10)에 상호 접속된 노드들 중 하나는 등시 자원 관리자 기능을 가져야 한다.

IEEE 1394-1995 표준은 ISO/IEC 13213 표준에 의해 규정된 64비트 어드레스 공간을 갖는 제어 및 상태 레지스터(CSR) 구조에 근거한다. 도 3은 CSR 구조의 어드레스 공간의 구성을 도시한 도면이다. 상위 16비트는 IEEE 1394 기반 시스템 내 노드들을 나타내는 노드 ID일 수 있고, 나머지 48비트는 각 노드에 할당된 어드레스 공간을 지정하는데 사용될 수 있다. 상위 16비트는 10비트의 버스 ID와 6비트의 물리 ID(좁은 의미에서 노드 ID)로 더 분할될 수 있다. 모든 비트가 1로 설정되는 값들은 특별한 조건에서 사용될 수 있기 때문에, 1023 버스 및 63 노드가 지정될 수 있다.

하위 48비트에 의해 규정된 256 테트라바이트 어드레스 공간 중에서, 상위 20비트에 의해 규정된 공간은 도 3에 도시한 바와 같이, 2048바이트 CSR에 고유한 레지스터에서 사용하기 위한 초기 레지스터 공간, IEEE 1394 등에 고유한 레지스터, 사설공간, 및 초기 메모리 공간 등으로 분할될 수 있다. 하위 28비트로 규정된 공간은 구성(configuration) ROM, 노드에 고유한 사용에 채용되는 초기 유닛 공간, 상위 20비트에 의해 규정된 공간이 초기 레지스터 공간인 경우엔 플러그 제어 레지스터(PCR) 등으로서 사용될 수 있다.

도 4는 주 CSR의 오프셋 어드레스, 이름 및 기능을 설명하는데 유용한 도면이다. 도 4에서 "오프셋" 열은 초기 레지스터 공간이 시작하는 FFFFF0000000h(h가 첨부된 숫자는 16진수 표기를 나타낸다)부터의 오프셋을 나타낸다. 오프셋 220h를 갖는 대역폭 가용(available) 레지스터("Bandwidth_Available")는 등시 통신에 할당될 수 있는 대역폭을 나타낸다. 등시 자원으로서 동작할 수 있는 노드의 값만이 유효한 것으로서 지정될 수 있다. 즉, 각 노드가 도 3의 CSR을 가질지라도, 대역폭 가용 레지스터의 등시 자원 관리자만이 유효한 것으로서 지정될 수 있다. 즉, 단지 등시 자원 관리자만이 대역폭 가용 레지스터를 갖는다. 대역폭이 등시 통신에 할당되지 않는다면 대역폭 가용 레지스터에 최대값이 유지되고, 이의 값은 대역폭이 등시 통신에 할당될 때마다 감소한다.

오프셋 224h 내지 228h의 채널 가용 레지스터에서, 각각의 비트는 각각 0 내지 63의 채널 번호에 대응할 수 있다. 비트가 0이면, 이것은 채널이 이미 할당되었음을 나타낼 수 있다. 등시 자원 관리자로서 동작하게 한 노드의 채널 가용 레지스터만이 유효한 것으로서 지정될 수 있다.

도 5는 전술한 구성 ROM(도 3의 어드레스 200h 내지 400h에 위치함)에 사용될 수 있는 일반 ROM 포맷을 도시한 것이다. IEEE 1394 버스 상의 액세스 유닛인 노드는 공통적으로 노드에서 어드레스 공간을 사용하고 있을 때에도 독립적으로 동작하는 복수의 유닛을 가질 수 있다. 유닛 디렉토리는 이 유닛에 대한 소프트웨어의 버전 및 위치를 나타낸다. 버스 정보 블록의 위치 및 루트 디렉토리가 고정되어 있을지라도, 다른 블록들의 위치는 오프셋 어드레스에 의해 지정될 수도 있다.

도 6은 버스 정보블록, 루트 디렉토리 및 유닛 디렉토리를 상세한 도시한 도면이다. 장치의 제조업자를 나타내는 ID 번호는 버스 정보블록 내에 Company_ID 필드에 저장된다. 장치에 고유하며 다른 장치들과 중첩하지 않는 고유 ID는 Chip_ID 필드에 저장될 수도 있다. 또한, IEC 61883 표준(이하 참조로 여기 포함시킴)에 따라, 00h는 제 1 옥테트에 기입될 수 있고, A0h는 제 2 옥테트에 기입될 수 있으며, 2Dh는 IBC 61883을 만족하는 장치의 유닛 디렉토리의 유닛 명세 ID(unit_spec_ID)의 제 3 옥테트에 기입될 수 있다. 더욱이, 01h는 유닛 스위치 버전(unit_sw_version)의 제 1 옥테트에 기입되며, 1은 제 3 옥테트의 LSB(최하위 비트)에 기입된다.

인터페이스를 통해 장치의 입력 및 출력을 제어하기 위해서, 노드는 도 3의 초기 유닛 공간 내 어드레스 000h 내지 9FFh에, IEC 61883 표준(참고 문헌으로 본 명세서에 포함)에 규정된, 플러그 제어 레지스터(PCR)를 가질 수 있다. 이 레지스터는 논리적인 관점에서 아날로그 인터페이스와 유사한 신호경로를 형성하기 위해서 "플러그" 개념("가상 플러그"라고도 함)을 구현하도록 작용한다. 이에 따라 여기서 "플러그"라는 용어의 사용은 기존의 의미에서처럼 반드시 물리적인 전기적 접속을 의미하지 않는다. 예를 들면, IEEE-1394 버스에 접속된 제 1 장치는 제 2 장치와의 통신을 위해 한 채널, 및 직렬 버스에 제 1 장치의 동일한 물리적인 접속을 통해서, 제 3 장치와의 동시 통신을 위한 제 2 채널을 이용할 수도 있다. 이 경우 제 1 장치는 다른 플러그들에 각각 "접속"될 수 있는 2개의 플러그를 갖는다고 할 수 있다. 상이한 장치들의 플러그들이 서로간에 "접속"된다고 하였을 때, 이들간의 데이터 통신 채널(들)이 수립되고, 그럼으로써, 장치들은 데이터를 교환할 수 있게 된다. 즉, 이러한 접속을 각각의 장치들간의 "논리적인" 접속이라고 한다.

도 7에서, PCR은 출력 플러그 정보를 포함하는 oPCR(출력 플러그 제어 레지스터), 및 입력 플러그 정보를 포함하는 iPCR(입력 플러그 제어 레지스터)를 포함한다. 또한, PCR은 OMPR(출력 마스터 플러그 레지스터) 및 각각의 장치에 고유한 각각의 출력 혹은 입력 플러그들의 정보를 포함하는 iMPR(입력 마스터 플러그 레지스터)를 포함할 수 있다. 이에 따라, 예를 들면, 장치가 N개의 장치로부터 N개의 입력 채널의 데이터를 동시에 수신하는 능력을 갖고 있다면, 그 장치의 iMPR은 N개의 입력 플러그를 사용할 수 있음을 나타낼 것이다. 각각의 장치는 바람직하게는 단일의 oMPR 및/또는 iMPR를 구비하지만, 장치의 능력에 따라, 개개의 플러그들에 대응하는 복수의 oPCR 및 iPCR를 포함할 수 있다. 도 7에 도시한 PCR은 예를 들면 31개의 oPCR 및 iPCR를 포함할 수 있다. 등시성 데이터의 흐름은 이들 플러그에 대응하는 레지스터를 동작시킴으로서 제어된다.

도 8(a) 내지 (d)는 oMPR, oPCR, iMPR 및 iPCR의 구성을 도시한 도면으로, 도 8(a)은 oMPR의 구성을 도시한 것이며, 도 8(b)은 oPCR의 구성을 도시한 것이며, 도 8(c)은 iMPR의 구성을 도시한 것이며, 도 8(d)은 iPCR의 구성을 도시한 것이다. 장치가 송신 혹은 수신할 수 있는 등시성 데이터의 최대 전송속도를 나타내는 코드는 oMPR 및 iMPR의 MSB 측의 2비트 데이터 속도 기능에 저장될 수 있다. oMPR의 "방송 채널 베이스"는 방송출력에 사용되는 채널 수를 규정한다.

장치의 출력 플러그 수, 즉 oPCR의 수를 나타내는 값은 oMPR의 LSB측에 5비트의 "출력 플러그 수" 필드에 저장될 수 있다. 장치의 입력 플러그 수, 즉 iPCR의 수를 나타내는 값은 iMPR의 LSB 측에 5비트의 "입력 플러그 수" 필드에 저장될 수 있다. 비영속 확장 필드 및 영속 확장필드는 미래에 확장을 제공하기 위해 정의된 영역일 수 있다.

oPCR 및 iPCR의 MSR의 "온라인" 필드는 플러그가 사용중인 방법을 나타낸다. 예를 들어, 이 값이 1이면, 이것은 플러그가 온-라인을 유지하고 있음을 의미한다. 값이 0이면, 이것은 플러그가 오프-라인으로 유지됨을 나타낸다. oPCR 및 iPCR의 방송 접속 카운터의 값은 방송접속의 유(예를 들면, "1) 혹은 방송접속의 무(0)를 나타낸다. oPCR 및 iPCR의 6비트의 점 대 점 접속 카운터의 값은 플러그의 점 대 점 접속 수를 나타낸다.

oPCR 및 iPCR의 6비트 폭을 갖는 "채널 수" 필드의 값은 플러그가 접속된 등시성 채널의 수를 나타낸다. oPCR의 2비트 데이터 속도 필드의 값은 플러그로부터 출력된 등시 데이터의 패킷의 실제 전송속도를 나타낼 수 있다. oPCR의 4비트의 "오버헤드 ID" 필드에 저장된 코드는 등시 통신의 오버헤드 대역폭을 나타낼 수 있다. oPCR의 10비트 폭을 갖는 페이로드 필드의 값은 그 플러그에 의해 취급될 수 있는 등시 패킷들 내에 포함된 데이터의 최대 값을 나타낼 수 있다.

도 9는 플러그, 플러그 제어 레지스터 및 등시 채널간 관계를 나타낸 도면이다. AV(오디오/비디오) 장치(27-1 내지 27-3)는 IEEE 1394 버스에 의해 접속될 수 있다. ( 채널 번호 1 및 채널 번호 2는 서로 분리된 것으로 개략적으로 도시되었으나 신호전송을 위한 서로 다른 선들을 나타내는 것은 아님에 유의한다. 그 보다는, 이들은 데이터가 공통의 버스로 전송되는 서로 다른 반복되는 시간슬롯을 나타냄에 유의한다.) 전송속도 및 oPCR의 수가 AV 장치(27-3)의 oMPR에 의해 규정되는 oPCR[0] 내지 oPCR[2] 중에서, 채널이 oPCR[1]에 의해 지정되었던 등시성 데이터는 IEEE 1394 버스의 채널 번호 1을 통해 전송될 수 있다. 입력 채널 번호 1이 지정되었던 iPCR[0]에 따라, 전송속도 및 iPCR의 수가 AV 장치(27-1)의 iMPR에 의해 규정되었던 iPCR[0] 및 iPCR[1] 중에서, AV 장치(27-1)는 IEEE 1394 버스의 채널 번호 1을 통해 전송된 등시성 데이터를 읽어낼 수 있다. AV 장치(27-1)는 oPCR[0]에 의해 지정된 채널 번호 2로 등시성 데이터를 전송할 수 있고, AV 장치(27-1)는 iPCR[1]에 의해 지정된 채널 번호 2로부터 그 등시성 데이터를 읽어낼 수 있다.

도 10은 도 1에 도시한 망 시스템의 HDD(30) 및 DTV(40)의 실시예를 도시한 것이다. HDD(30)는 서브유닛으로서 하드디스크(HD)로부터 데이터를 기입하고, 이로부터 데이터를 읽어내기 위한 디스크부(31)를 포함한다. DTV(40)는 서브유닛으로서 튜너(41) 및 모니터(42)를 포함한다. 더욱이, 모니터(42)는 입력된 비디오 데이터에 대해 휘도조정 및 색도 조정 등의 신호 처리를 달성하는 비디오 처리부(42A) 및 기능 블록으로서 상기 비디오 처리부(42A)에 의해 처리된 비디오 데이터 신호에 기초하여 이미지를 표시하기 위한 디스플레이(42B)를 포함한다. 디스플레이(42B)는 종말 처리 장치로서 동작하는 기능 블록으로서 간주된다. 특히, 디스플레이(42B)는 데이터를 이미지 신호로 변환하고(통상, D/A 변환기로), 디스플레이 스크린에 대응하는 이미지를 표시함으로써 입력 비디오 데이터를 "종말 처리" 혹은 "소비"한다. 디스플레이(42B)는 이에 인가된 데이터를 아날로그 신호로 변환하기 전에 이 데이터를 더 처리하는 처리 회로를 포함할 수도 있다.

현재 기술된 실시예의 중요한 면은 도 10에 도시한 바와 같이 메모리(43)를 DTV(40) 내에 설치한 것에 있다. DTV(40) 내에 있는 전술한 서브유닛에 속하는 정보는 메모리(32)에 저장된다. HDD(30)의 비디오부(31)에 의해 재생된 비디오 데이터가 등시성 전송형태로 DTV(340)의 모니터(42)에 전송되고 이러한 비디오 데이터에 기초한 이미지가 디스플레이(42B)에 표시될 때, 다음의 접속 설정이 실행될 것이다.

초기에, HDD(30)의 디스크부(31)의 플러그(31P) 및 HDD(30)의 플러그(30P)는 함께 접속된다. 마찬가지로, DTV(40)의 모니터(42)의 플러그(42P) 및 DTV(40)의 플러그(40P)는 함께 접속될 수도 있다. 플러그(30P, 40P)는 데이터를 등시성 전송형태로 전송하는데 사용되는 플러그들이다. 30P, 40P 등과 같은 도 10에 도시한 플러그는 통상 각각이 하나의 상의 레지스터 및 제어 전자 장치를 갖는 입력/출력(I/O) 인터페이스로서 구현된다. 전술한 바와 같이, 플러그가 함께 "접속"되었다고 하였을 때, 통신채널 혹은 채널이 이들간에 수립되어 데이터 통신이 일어나게 할 수 있다.

다음에, HDD(30)의 플러그(30P) 및 DTV(40)의 플러그(40P)는 함께 접속될 수 있다. 이러한 접속은 IEC 61883-1 표준에 따라 실행될 수 있다. 도 11의 흐름도는 이러한 접속 설정을 구현하기 위한 과정을 도시한 것이다.

단계 S31에서, 접속 관리자로서 동작되고 있는 제 1 노드(이하, "CNM 노드"라 함), 예를 들면 IRD(20)는 등시 자원 관리자(IRM), 예를 들면 PC(50)으로서 동작되고 있는 제 2 노드(이하 "IRM 노드"라 함)에 등시 통신 채널 입수 요청을 낼 수 있다. IRM 노드는 CSR 채널 가용 레지스터의 빈 채널에 대응하는 비트에 0을 설정할 수 있다. 이어서, 단계 S32에서, CNM모드는 IRM 노드에 등시 통신에 필요한 대역폭 입수 요청을 낸다. 이 요청에 응답하여, IRM 노드는 CSR 대역폭 가용 레지스터의 값으로부터 그 요청된 대역폭에 대응하는 수치값을 추출할 수 있다.

다음에, 단계 S33에서, CNM 노드는 DTV(4)에 대한 CNM 노드의 iPCR로부터 미사용 플러그 제어 레지스터(iPCR[j])를 선택하며, 사용할 수 있는 등시 채널 번호(단계 S31에서 얻어진 채널 번호)를 설정하고, 값 "1"을 이의 점 대 점 카운터에 설정한다. 단계 S34에서, CNM 모드는 HDD(30)에 대한 oPCR로부터 미사용 PCR(즉, oPCR[k])을 선택하고, 설정된 것과 동일한 등시 채널 번호를 iPCR[i]에 설정하고, 1을 이의 점 대 점 카운터에 설정한다.

따라서, 지금 기술된 바와 같이, 채널, 대역폭, 출력 플러그 및 입력 플러그가 유지됨으로써 접속 설정 처리가 완결된다. 그후에, HDD(30)의 디스크부(31)는 하드디스크로부터 비디오 데이터를 읽어내는 것을 시작하고, 이 비디오 데이터는 등시성 전송형태로 유지된 채널 및 대역폭을 사용함으로써, HDD(30)의 플러그(30P)로부터 DTV(40)의 플러그(40P)로 전송될 수 있다. 이에 따라, 모니터(42)의 디스플레이(42B)는 이러한 비디오 데이터에 기초하여 이미지를 표시할 수 있다.

전술한 바와 같이, DTV(40)는 서브유닛들에 관한 정보가 저장되는 메모리(43)를 포함한다. 예시된 실시예에서, 종말 처리 장치로서 작용하는 디스플레이(42B)에 속하는 정보, 및 비디오 처리부(42A)에 속하는 정보는 메모리(43)에 저장된 모니터(42) 정보를 갖는 서술자에 저장된다.

도 12는 모니터(42) 정보를 포함하는 예시적인 서술자를 도시한 것이다. 메모리(43)의 서술자는 다음의 필드를 포함할 수 있다.

"Submit_dependent_length = 33바이트"- 서술자의 전체 길이가 33바이트임을 나타냄.

"Datastructure_Type=Monitor subunit dependent information"-서술자의 필드 유형을 나타내며 모니터 서브유닛의 정보를 갖는 서술자를 나타낼 수도 있다.

"Audio_submit_version = FF(hex)"-오디오 서브유닛 표준의 버전을 나타낸다.

"Monitor_subunit_version=10(hex)"- 모니터 서브유닛 표준의 버전을 나타낸다.

"Number_of_configuration_dependent_information=1"- 하나의 구성에 대한 정보가 포함되어 있음을 나타낸다.

"Datastructure_type = Configuration_information"-이 서술자의 필드 유형을 나타내며, 구성 정보를 갖는 서술자를 나타낼 수도 있다.

"Config_ID=1"-클러스터 정보를 나타낸다.

"Number_of-source_plug=0"- 서브유닛의 소스(출력) 플러그 수가 0임을 나타낸다.

"Number_of_fb_dependent_information=2"-서브유닛 내에 존재하는 기능 블록의 수가 2임을 나타낸다.

"fb_dependent_length=10바이트"-다음 기능 블록 정보의 서술자의 길이가 10바이트임을 나타낸다.

"Datastructure_type=FB_dependent_information"-이 서술자의 필드 유형을 나타내며, 가능 블록정보를 갖는 서술자를 나타낼 수 있다.

"fb_type=video-feature"-기능 블록의 유형이 비디오 처리부(비디오 특징)임을 나타낸다.

"fb_ID=1"- 기능 블록번호를 나타낸다.

"fb_name=FF"-기능 블록번호를 나타낸다.

"Number_of_destination_plug=1"-기능 블록의 목적지(입력) 플러그 수가 1임을 나타낸다.

"cluster_information=same as up stream"- 클러스터 정보를 나타낸다.

"fb_dependant_length=10byte"-다음 기능 블록의 서술자의 길이가 10바이트임을 나타낸다.

"Datastructure_type=FB_dependant_information"-서술자의 필드 유형을 나타내며, 기능 블록 정보를 갖는 서술자를 나타낼 수도 있다.

"fb_type=display"-기능 블록의 유형이 디스플레이임을 나타낸다.

"fb_ID=3"-기능 블록 번호를 나타낸다.

"fb_name"-기능 블록명.

"Number_of_destination_plug=1" 기능 블록의 목적지(입력) 플러그 수가 1임을 나타낸다.

"Source_ID(1)=fb_type;video_feature, fb_ ID;1"-입력 플러그가 접속된 소스가 기능 블록 번호 1을 갖는 비디오 처리부임을 나타낸다.

"cluster_information=none"-클러스터 정보를 나타낸다(이 예에선 없음).

전술한 바와 같이, 본 발명의 예시된 실시예에서, 직렬 버스로 접속된 전자 장치(이 예에서 DTV(40))는 서브유닛(예를 들면, 모니터(42) 및 서브유닛에 관계된 정보를 저장하는 메모리(43)를 포함한다. 서브유닛은 DTV(40)에 인가된 입력데이터를 종말 처리하는 종말 처리 장치이기도 한 적어도 하나의 기능 블록(이 예에서, 디스플레이(42B))을 포함한다. 메모리(43)는 정보, 특히 디스플레이(42B)에 관계된 접속 상태 혹은 "가상 플러그" 정보, 및 비디오 처리부(42A)로서 하나 이상의 다른 기능 블록들에 관계된 유사한 정보를 저장한다. 그러므로, IEEE1394 버스(10), 예를 들면 PC(50) 등에 의해 접속된 또 다른 노드가 대응하는 서술자를 엑세스할 때, 그 노드는 종말 처리 장치로서 작용하는 디스플레이(42B)의 접속 상태를 쉽게 얻을 수 있다. 결국, 접속 상태 정보에 액세스하는 노드의 동작이 향상된다. 예를 들면, 이 정보를 엑세스하는 노드는 얻어진 접속 상태 정보에 기초하여 제어판정을 행하도록 설계될 수도 있다.

전술한 실시예에서, 종말 처리 장치는 디스플레이(42B)에 의해 전형화 되었지만, 다른 장치를 대안으로 혹은 부가적으로 채용할 수 있음에 유의한다. 예를 들면, 입력된 이미지에 대응하는 이미지를 디스플레이하는 프린터는 종말 처리 장치로서 이용될 수 있다. 또 다른 예로서, 입력 데이터가 오디오 데이터일 때, 종말 처리 장치는 스피커 등의 오디오 출력수단일 수 있다. 더구나, 본 발명은 DTV 외에 다른 장치에서 사용하기 위해 고찰된다.

전술한 바로부터, 본 발명에 따른 전자 장치는 입력 데이터를 변환하여 종말 처리는 기능 블록 종말 처리 장치, 및 기능 블록에 관계된 정보를 저장하는 메모리를 갖는 서브유닛을 포함한다. 이에 따라 외부 전자 장치, 예를 들면 제어기는 종말 처리 장치의 접속 상태 정보를 쉽게 얻을 수 있으며, 그럼으로써 전자 장치와의 동작을 용이하게 한다.

본 발명을 이의 바람직한 실시예에 관련하여 기술하였으나, 이들 실시예는 단지 예이며 이 기술에 숙련된 자는 첨부된 청구범위에 정한 본 발명의 정신 및 범위에서 벗어남이 없이 개시된 실시예들에 많은 변경을 행할 수 있음을 알 것이다.

본 발명에 따른 전자 장치는 입력 데이터를 변환하여 종말 처리는 기능 블록 종말 처리 장치, 및 기능 블록에 관계된 정보를 저장하는 메모리를 갖는 서브유닛을 포함한다. 이에 따라 외부 전자 장치, 예를 들면 제어기는 종말 처리 장치의 접속 상태 정보를 쉽게 얻을 수 있으며, 그럼으로써 전자 장치와의 동작을 용이하게 한다.

Claims

데이터를 처리하는 전자 장치에 있어서,

입력 데이터를 수신하여 처리하는 데이터 처리 서브유닛;

상기 데이터 처리 서브유닛 내에 포함되고, 상기 데이터 처리 서브유닛에 의해 처리된 데이터를 종말 처리하기 위한 종말 처리 장치(termination device)로서 동작하게 되는 기능 블록; 및

상기 기능 블록에 관계된 정보를 저장하는 메모리를 포함하는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 데이터 처리 서브유닛 및 상기 전자 장치의 다른 전자 장치들을 논리적으로 접속하는 접속 수단을 더 포함하는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 메모리에 저장된 정보는 상기 기능 블록이 상기 데이터 처리 서브유닛에 의해 수신된 데이터를 종말 처리함을 나타내는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 메모리에 저장된 정보는 상기 전자 장치에 접속된 외부 전자 장치에 의해 액세스 가능한 데이터 처리용 전자 장치.
제 4 항에 있어서, 상기 전자 장치 및 외부전자 장치를 논리적으로 접속하는 접속 수단을 더 포함하는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 서브유닛은 상기 입력 데이터 처리를 수행하고, 상기 처리된 데이터를 종말 처리 장치로서 동작하는 상기 기능 블록에 인가하는 또 다른 기능 블록을 더 포함하는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 메모리는 상기 서브유닛에 관계된 정보를 더 포함하는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 메모리는 서술자인 데이터 처리용 전자 장치.
제 8 항에 있어서, 상기 메모리는 계층 구조를 갖는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 데이터는 이미지 데이터이며 상기 기능 블록은 처리된 데이터를 이미지 신호로 변환하여 이에 대응하는 이미지를 표시함으로써 상기 데이터를 종말 처리는 이미지 디스플레이 수단인 데이터 처리용 전자 장치.
제 10 항에 있어서, 상기 이미지 디스플레이 수단은 디스플레이인 데이터 처리용 전자 장치.
제 10 항에 있어서, 상기 이미지 디스플레이 수단은 프린터인 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 데이터는 오디오 데이터이며 상기 기능 블록은 상기 처리된 데이터를 이에 대응하는 사운드로 변환함으로써 데이터를 종말 처리하는 오디오 출력수단인 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 전자 장치는 직렬 데이터 버스를 통해 다른 장치와의 데이터 통신을 수행하도록 구성된 데이터 처리용 전자 장치.
제 14 항에 있어서, 상기 메모리에 저장된 상기 기능 블록에 관계된 상기 정보는 상기 기능 블록의 가상 플러그 정보에 관계된 정보를 포함하는 데이터 처리용 전자 장치.
제 15 항에 있어서, 상기 데이터를 처리하고, 상기 처리된 데이터를 종말 처리 장치로서 동작하는 또 다른 기능 블록에 공급하는 상기 또 다른 기능 블록을 더 포함하며, 상기 메모리는 상기 또 다른 기능 블록의 가상 플러그 정보에 관계된 정보를 저장하며, 상기 모든 가상 플러그 정보는 상기 직렬 데이터 버스를 통해 상기 전자 장치에 결합된 외부 장치에 의해 액세스 가능한 데이터 처리용 전자 장치.
제 14 항에 있어서, 상기 직렬 데이터 버스는 IEEE 1394-1995 표준에 따라 데이터 통신을 수행하는 데이터 처리용 전자 장치.
제 1 항에 있어서, 상기 전자 장치는 디지털 텔레비젼 수상기인 데이터 처리용 전자 장치.
전자 장치의 데이터 처리 서브유닛에서 입력 데이터를 수신하고, 수신된 입력 데이터를 상기 데이터 처리 서브유닛에서 처리하는 단계;

상기 서브유닛의 기능 블록으로 상기 처리된 데이터를 종말 처리하는 단계; 및

상기 기능 블록에 관계된 정보를 메모리에 저장하는 단계를 포함하는 방법.
제 19 항에 있어서, 상기 데이터 처리 서브유닛 및 상기 전자 장치들의 다른 전자 장치들을 논리적으로 접속하는 단계를 더 포함하는 방법.
제 19 항에 있어서, 상기 메모리에 저장된 정보는 상기 데이터 처리 서브유닛에 의해 수신된 데이터를 상기 기능 블록이 종말 처리함을 나타내는 방법.
제 19 항에 있어서, 상기 전자 장치에 접속된 외부 전자 장치에 의해 상기 메모리에 저장된 정보를 엑세스하는 단계를 더 포함하는 방법.
제 19 항에 있어서, 상기 입력 데이터는 직렬 데이터 버스를 통해 상기 전자 장치에 의해 수신되는 방법.
제 23 항에 있어서, 상기 메모리 내에 저장된 상기 기능 블록에 관계된 상기 정보는 상기 기능 블록의 가상 플러그 정보에 관계된 정보를 포함하는 방법.
제 24 항에 있어서, 상기 전자 장치는 상기 데이터를 처리하고, 상기 처리된 데이터를 종말 처리는 기능 블록에 상기 처리된 데이터를 공급하는 상기 또 다른 기능 블록을 더 포함하며, 상기 메모리는 상기 또 다른 기능 블록의 가상 플러그 정보에 관계된 정보를 저장하며, 상기 직렬 데이터 버스를 통해 상기 전자 장치에 결합된 외부 장치에 의해 상기 메모리에 저장된 상기 모든 가상 플러그 정보를 액세스하는 단계를 더 포함하는 방법.
데이터 버스를 통해 서로 결합된 복수의 전자 장치를 구비하고, 이들 간에 데이터 전송을 할 수 있게 한 시스템에 있어서,

상기 데이터 버스를 통해 데이터를 전송하는 데이터 전송 장치;

상기 데이터 버스를 통해 상기 데이터 전송 장치에 의해 전송된 데이터를 수신하는 데이터 수신 장치를 포함하며,

상기 데이터 수신 장치는,

상기 수신된 데이터를 처리하는 데이터 처리 서브유닛;

상기 데이터 처리 서브유닛에 의해 처리된 데이터를 종말 처리하는 종말 처리 장치로서 동작하는, 상기 데이터 처리 서브유닛 내에 포함된 기능 블록; 및

상기 기능 블록에 관계된 정보를 저장하는 메모리를 포함하는 복수의 전자 장치를 구비한 시스템.
제 17 항에 있어서, 상기 데이터 수신 장치는 상기 데이터 처리 서브유닛 및 상기 데이터 수신기의 다른 전자 장치를 논리적으로 접속하는 접속 수단을 더 포함하는 복수의 전자 장치를 구비한 시스템.
제 26 항에 있어서, 상기 메모리에 저장된 상기 정보는 상기 기능 블록이 상기 데이터 처리 서브유닛에 의해 수신된 데이터를 종말 처리하는 복수의 전자 장치를 구비한 시스템.
제 26 항에 있어서, 상기 메모리에 저장된 정보는 상기 데이터 버스를 통해 상기 데이터 수신 장치에 결합된 또 다른 전자 장치에 의해 액세스 가능한 복수의 전자 장치를 구비한 시스템.
제 26 항에 있어서, 상기 메모리 내에 저장된 상기 기능 블록에 관계된 상기 정보는 상기 기능 블록의 가상 플러그 정보에 관계된 정보를 포함하는 복수의 전자 장치를 구비한 시스템.
제 15 항에 있어서, 상기 데이터 수신 장치는 상기 데이터를 처리하고, 상기 처리된 데이터를 종말 처리 장치로서 동작하는 또 다른 기능 블록에 공급하는 상기 또 다른 기능 블록을 더 포함하며, 상기 메모리는 상기 또 다른 기능 블록의 가상 플러그 정보에 관계된 정보를 저장하며, 상기 모든 가상 플러그 정보는 상기 직렬 데이터 버스를 통해 상기 전자 장치에 결합된 외부 장치에 의해 액세스 가능한 복수의 전자 장치를 구비한 시스템.
데이터 버스를 통해 서로 결합된 복수의 전자 장치를 구비한 시스템에서 데이터를 처리하는 데이터 처리 방법에 있어서,

전송 장치로부터의 데이터를 상기 복수의 장치 중 수신 장치에 전송하는 단계;

상기 수신 장치 내 데이터 처리 서브유닛에서 상기 데이터를 수신하는 단계;

상기 데이터 처리 서브유닛에 의해 수신된 데이터를 처리하는 단계;

상기 서브유닛의 기능 블록으로 상기 처리된 데이터를 종말 처리하는 단계; 및

상기 기능 블록에 관계된 정보를 메모리 저장하는 단계 포함하는 데이터 처리 방법.
제 32 항에 있어서, 상기 메모리 내에 저장된 상기 기능 블록에 관계된 상기 정보는 상기 기능 블록의 가상 플러그 정보를 포함하는 데이터 처리 방법.