KR20010047101A - Field emission device - Google Patents
Field emission device Download PDFInfo
- Publication number
- KR20010047101A KR20010047101A KR1019990051152A KR19990051152A KR20010047101A KR 20010047101 A KR20010047101 A KR 20010047101A KR 1019990051152 A KR1019990051152 A KR 1019990051152A KR 19990051152 A KR19990051152 A KR 19990051152A KR 20010047101 A KR20010047101 A KR 20010047101A
- Authority
- KR
- South Korea
- Prior art keywords
- cathode electrode
- gate
- field emission
- gate hole
- emission device
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/46—Control electrodes, e.g. grid; Auxiliary electrodes
Landscapes
- Cold Cathode And The Manufacture (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
Abstract
Description
본 발명은 전계방출소자에 관한 것으로써, 보다 상세하게는 캐소드 전극 패턴과 랜드(Land)영역의 외곽에 위치하는 게이트 홀과의 최단거리가 동일하도록 형성하여 마이크로팁(Microtips)으로부터 방출되는 전자의 균일도를 향상시킨 전계방출소자에 관한 것이다.The present invention relates to a field emission device, and more particularly, to form the shortest distance between the cathode electrode pattern and the gate hole located in the outer region of the land region, and thus the electrons emitted from the microtips. The present invention relates to a field emission device having improved uniformity.
최근의 디스플레이장치는 고화질, 고해상도의 평면 디스플레이장치(Flat Panel Display Device)로 발전되어 가는 추세이다. 이와 같은 평면 디스플레이장치는 LCD(Liquid crystal Dislay), PDP(Plasma Display Panel), DMD(Digital Mirror Device) 등으로 다양하게 응용되는데, 이 중에서 전자의 방출을 이용하는 소자가 전계방출소자(Field Emission Display : FED)이다.Recently, display devices have been developed into flat panel display devices having high definition and high resolution. Such a flat panel display device has various applications such as an LCD (Liquid Crystal Dislay), a Plasma Display Panel (PDP), a Digital Mirror Device (DMD), etc. Among these, a device using electron emission is a field emission device: FED).
도 1, 도 2 및 도 4는 종래의 전계방출소자를 도시한 단면도이고, 도 3은 도 2의 전계방출소자를 설명하기 위한 평면도이며, 도 5는 도 4의 전계방출소자를 설명하기 위한 평면도이다.1, 2 and 4 are cross-sectional views showing a conventional field emission device, Figure 3 is a plan view for explaining the field emission device of Figure 2, Figure 5 is a plan view for explaining the field emission device of Figure 4 to be.
도 1을 참조하면, 소다 라임 글래스(Soda Lime Glass) 등과 같은 유리기판(10) 상에 캐소드 전극(12), 게이트 절연층(14) 및 게이트 전극(16) 등이 순차적으로 형성되어 있다. 그리고 게이트 절연층(14) 및 게이트 전극(16)을 패턴화함으로써 형성된 게이트 홀 내에는 원뿔형의 마이크로팁(Microtips)(18)이 형성되어 있다.Referring to FIG. 1, a cathode electrode 12, a gate insulating layer 14, a gate electrode 16, and the like are sequentially formed on a glass substrate 10 such as soda lime glass. Conical microtips 18 are formed in the gate hole formed by patterning the gate insulating layer 14 and the gate electrode 16.
상기와 같은 구성의 전계방출소자는 캐소드 전극(12)에 인가되는 전류에 따라 마이크로팁(18)으로부터 방출되는 전자의 균일도가 결정되지만, 캐소드 전극(12)에 인가되는 전류의 제어가 용이하지 않기 때문에 마이크로팁(18)으로부터 방출되는 전자의 균일도를 일정하게 유지하기가 어렵다. 또한 일부의 마이크로팁(18)에 전류가 과도하게 인가됨으로써 마이크로팁(18) 자체에 직접적인 손상이 가해지기도 한다.Although the uniformity of the electrons emitted from the microtip 18 is determined by the current applied to the cathode electrode 12, the field emission device having the above configuration is not easy to control the current applied to the cathode electrode 12. For this reason, it is difficult to keep the uniformity of electrons emitted from the microtip 18 constant. In addition, an excessive current is applied to some of the microtips 18, which may directly damage the microtips 18 themselves.
따라서 최근에는 전술한 바를 해결하기 위하여 저항층을 형성하여 캐소드 전극(12)에 인가되는 전류를 제어한다.Therefore, recently, in order to solve the above-described problem, a resistive layer is formed to control the current applied to the cathode electrode 12.
상기 저항층이 형성된 전계방출소자에 대해서는 미합중국 특허 제4,940,916호, 제5,194,780호 및 제5,536,993호에 상세히 개시되어 있다.The field emission device in which the resistance layer is formed is described in detail in US Pat. Nos. 4,940,916, 5,194,780, and 5,536,993.
도 2 및 도 3은 미합중국 특허 제5,194,780호에 개시된 저항층과 동일한 구성을 갖는다.2 and 3 have the same configuration as the resistive layer disclosed in US Pat. No. 5,194,780.
도 2 및 도 3을 참조하면, 캐소드 전극(22)은 매시(Mesh)타입의 패턴으로 형성된다. 저항층(23)은 캐소드 전극(22)을 포함하는 유리기판(20) 상에 형성된다. 이에 따라 캐소드 전극(22)에 인가되는 전류를 제어하여 마이크로팁(28)으로부터 방출되는 전자의 균일도를 일정하게 유지한다.2 and 3, the cathode electrode 22 is formed in a mesh type pattern. The resistive layer 23 is formed on the glass substrate 20 including the cathode electrode 22. Accordingly, the current applied to the cathode electrode 22 is controlled to maintain the uniformity of electrons emitted from the microtip 28.
그러나 랜드영역의 모서리 부분에 위치하는 게이트 홀(29)에 형성된 마이크로팁(28)과 캐소드 전극(22)과의 이격거리는 일정하지 않다. 즉, 도 3에 도시된 바와 같이 r3＜ r3' 과 같이 모서리 부분에서는 상기 이격거리가 차이가 있다.However, the distance between the microtip 28 and the cathode electrode 22 formed in the gate hole 29 positioned at the corner of the land region is not constant. That is, as shown in Figure 3 there is a difference in the separation distance in the corner portion, such as r 3 <r 3 '.
따라서 상기 모서리 부분의 게이트 홀(29)에 형성된 마이크로팁(28)에 인가되는 전류는 저항값 등에 차이가 있다.Therefore, the current applied to the microtip 28 formed in the gate hole 29 of the corner portion is different from the resistance value.
이에 따라 상기 모서리 부분의 게이트 홀(29)에 형성된 마이크로팁(28)은 균일하게 전자를 방출하지 못하고 또한 저항값 등의 차이로 인해 마이크로팁(28) 자체에 손상이 가해지기도 한다.Accordingly, the microtip 28 formed in the gate hole 29 of the corner portion may not emit electrons uniformly, and damage may be applied to the microtip 28 itself due to a difference in resistance value.
도 4 및 도 5는 미합중국 특허 제5,536,993호에 개시된 저항층과 동일한 구성을 갖는다.4 and 5 have the same configuration as the resistive layer disclosed in US Pat. No. 5,536,993.
도 4 및 도5를 참조하면, 캐소드 전극(42)은 매시타입의 패턴으로 형성된다. 그리고 랜드영역에도 캐소드 전극(42)이 금속섬타입의 패턴으로 형성된다. 저항층(43)은 캐소드 전극(42) 상에 형성된다. 이에 따라 캐소드 전극(42)에 인가되는 전류를 제어하여 마이크로팁(48)으로부터 방출되는 전자의 균일도를 일정하게 유지한다.4 and 5, the cathode electrode 42 is formed in a mesh type pattern. The cathode electrode 42 is also formed in the land region in a metal island type pattern. The resistive layer 43 is formed on the cathode electrode 42. Accordingly, the current applied to the cathode electrode 42 is controlled to maintain the uniformity of electrons emitted from the microtip 48.
그러나 금속섬타입의 랜드영역의 모서리 부분과 캐소드 전극(22)과의 이격거리는 일정하지 않다. 즉, 도 5에 도시된 바와 같이 r5＜ r5' 과 같이 모서리 부분에서는 상기 이격거리가 차이가 있다.However, the separation distance between the edge portion of the metal island type land region and the cathode electrode 22 is not constant. That is, as shown in Figure 5 there is a difference in the separation distance in the corner portion, such as r 5 <r 5 '.
상기 모서리 부분의 게이트 홀(49)에 형성된 마이크로팁(48)에 인가되는 전류는 저항값 등에 차이가 있다.The current applied to the microtip 48 formed in the gate hole 49 at the corner portion is different from the resistance value.
이에 따라 상기 모서리 부분의 게이트 홀(49)에 형성된 마이크로팁(48)은 균일하게 전자를 방출하지 못하고 또한 저항값 등의 차이로 인해 마이크로팁(48) 자체에 손상이 가해지기도 한다.Accordingly, the microtip 48 formed in the gate hole 49 at the corner portion may not emit electrons uniformly, and damage may be applied to the microtip 48 itself due to a difference in resistance value.
따라서 단위화소인 랜드영역 내에 형성된 마이크로팁으로부터 방출되는 전자를 균일하게 유지하지 못함으로써 소망하는 화상을 구현하지 못하는 문제점이 있었다.Therefore, there is a problem in that a desired image cannot be realized because the electrons emitted from the microtips formed in the land area of the unit pixel cannot be uniformly maintained.
또한 마이크로팁 자체에 직접적인 손상이 가해짐으로써 전계방출소자의 수명이 단축되는 문제점이 있었다.In addition, there is a problem in that the life of the field emission device is shortened by direct damage to the microtip itself.
본 발명의 목적은 마이크로팁으로부터 방출되는 전자의 균일도를 일정하게 유지하기 위한 전계방출소자를 제공하는 데 있다.It is an object of the present invention to provide a field emission device for maintaining a uniformity of electrons emitted from a microtip.
도 1, 도 2 및 도 4는 종래의 전계방출소자를 도시한 단면도이다.1, 2 and 4 are cross-sectional views showing a conventional field emission device.
도 3은 도 2의 전계방출소자를 설명하기 위한 평면도이다.3 is a plan view illustrating the field emission device of FIG. 2.
도 5는 도 4의 전계방출소자를 설명하기 위한 평면도이다.FIG. 5 is a plan view illustrating the field emission device of FIG. 4.
도 6은 본 발명에 따른 전계방출소자의 일 실시예를 설명하기 위한 평면도이다.6 is a plan view for explaining an embodiment of the field emission device according to the present invention.
도 7은 도 6의 전계방출소자를 설명하기 위한 단면도이다.FIG. 7 is a cross-sectional view for describing the field emission device of FIG. 6.
도 8은 본 발명에 따른 전계방출소자의 다른 일 실시예를 설명하기 위한 평면도이다.8 is a plan view for explaining another embodiment of the field emission device according to the present invention.
도 9는 도 8의 전계방출소자를 설명하기 위한 단면도이다.9 is a cross-sectional view for describing the field emission device of FIG. 8.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 20, 40, 60, 90 : 기판10, 20, 40, 60, 90: substrate
12, 22, 42, 62, 92 : 캐소드 전극12, 22, 42, 62, 92: cathode electrode
14, 24, 44, 64, 94 : 게이트 절연층14, 24, 44, 64, 94: gate insulating layer
16, 26, 46, 66, 96 : 게이트 전극16, 26, 46, 66, 96: gate electrode
18, 28, 48, 68, 98 : 마이크로팁18, 28, 48, 68, 98: microtip
23, 43, 63, 93 : 저항층23, 43, 63, 93: resistive layer
29, 49, 69, 99 : 게이트 홀29, 49, 69, 99: gate hall
상기 목적을 달성하기 위한 본 발명의 전계방출소자는, 기판 상에 상기 캐소드 전극 및 저항층이 순차적으로 형성되며, 상기 저항층 상부에 상기 게이트 홀이 패터닝되도록 게이트 절연층 및 게이트 전극이 순차적으로 형성되고, 상기 게이트 홀 내에 마이크로팁이 형성되는데, 상기 게이트 홀은 매시타입의 캐소드 전극 패턴 내의 랜드영역에 매트릭스타입으로 형성되고, 상기 캐소드 전극은 상기 게이트 홀 중에서 외곽에 위치한 게이트 홀이 상기 캐소드 전극 패턴과 이격된 최단거리가 동일하도록 상기 캐소드 전극 패턴의 모서리 부분이 곡선으로 형성된다.In the field emission device of the present invention for achieving the above object, the cathode electrode and the resistive layer are sequentially formed on a substrate, and the gate insulating layer and the gate electrode are sequentially formed such that the gate hole is patterned on the resistive layer. A micro tip is formed in the gate hole, wherein the gate hole is formed in a matrix type in a land region in a mesh type cathode electrode pattern, and the cathode electrode has a gate hole located at an outer side of the gate hole in the cathode electrode pattern. A corner portion of the cathode electrode pattern is formed in a curve so that the shortest distance apart from each other is the same.
상기 최단거리는 0.1 내지 20㎛로써, 이는 캐소드 전극을 패턴으로 형성할 때 게이트 홀이 위치하는 거리를 고려함으로써 용이하게 결정할 수 있다.The shortest distance is 0.1 to 20 μm, which can be easily determined by considering the distance at which the gate hole is located when forming the cathode electrode in a pattern.
상기 랜드영역에는 상기 캐소드 전극이 금속섬타입으로 형성될 수 있으며, 이에 저항층이 상기 캐소드 전극 상에 형성된다.The cathode may be formed of a metal island type in the land region, and a resistance layer may be formed on the cathode.
따라서 랜드영역의 모서리 부분에 위치하는 게이트 홀이 상기 캐소드 전극 패턴과 이격된 최단거리를 동일하게 형성시킬 수 있다.Therefore, the gate hole positioned at the corner portion of the land region may have the same shortest distance spaced apart from the cathode electrode pattern.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 6은 본 발명에 따른 전계방출소자의 일 실시예를 설명하기 위한 평면도이고, 도 7은 도 6의 전계방출소자를 설명하기 위한 단면도이며, 도 8은 본 발명에 따른 전계방출소자의 다른 일 실시예를 설명하기 위한 평면도이고, 도 9는 도 8의 전계방출소자를 설명하기 위한 단면도이다.Figure 6 is a plan view for explaining an embodiment of the field emission device according to the present invention, Figure 7 is a cross-sectional view for explaining the field emission device of Figure 6, Figure 8 is another embodiment of the field emission device according to the present invention 9 is a plan view illustrating an embodiment, and FIG. 9 is a cross-sectional view illustrating the field emission device of FIG. 8.
도 6 및 도 7을 참조하면, 유리기판 또는 실리콘 기판 등과 같은 기판(60) 상에 캐소드 전극(62) 및 저항층(63)이 형성되어 있고, 게이트 홀(69)이 패터닝되도록 게이트 절연층(64) 및 게이트 전극(66)이 저항층(63) 상에 순차적으로 형성되어 있다. 그리고 게이트 홀(69) 내에 마이크로팁(68)이 형성되어 있다.6 and 7, a cathode electrode 62 and a resistor layer 63 are formed on a substrate 60 such as a glass substrate or a silicon substrate, and the gate insulating layer (eg, a gate hole 69) is patterned. 64 and the gate electrode 66 are sequentially formed on the resistive layer 63. The micro tip 68 is formed in the gate hole 69.
여기서 캐소드 전극(62)은 매시타입으로 형성되며, 게이트 홀(69)은 상기 매시타입의 캐소드 전극(62) 패턴 내의 랜드영역에 매트릭스(Matrix)타입으로 형성된다.The cathode electrode 62 is formed as a mesh type, and the gate hole 69 is formed as a matrix type in a land region in the pattern of the cathode electrode 62 of the mesh type.
그리고 도 6에 도시된 바와 같이 캐소드 전극(62)은 모서리 부분의 패턴이 곡선으로 형성된다. 여기서 상기 곡선은 상기 게이트 홀(69) 중에서 외곽에 위치한 게이트 홀(69)과 캐소드 전극(62)의 패턴과의 이격된 최단거리가 동일하도록 형성한다. 즉, r6= r6'로 형성한다.As shown in FIG. 6, the cathode electrode 62 has a curved edge pattern. In this case, the curve is formed such that the shortest distance between the gate hole 69 located at the outer side of the gate hole 69 and the pattern of the cathode electrode 62 is the same. That is, r 6 = r 6 '.
상기 이격된 최단거리는 0.1 내지 20㎛로 패터닝할 수 있는데, 캐소드 전극(62)을 패턴으로 형성할 때 게이트 홀(69)이 위치하는 거리를 고려하여 결정한다. 즉, 상기와 같이 이격된 최단거리를 가지도록 캐소드 전극(62)의 모서리 부분이 소정의 곡률을 가지는 곡선으로 형성된다.The spaced shortest distance may be patterned to 0.1 to 20 μm. When the cathode electrode 62 is formed in a pattern, the shortest distance may be determined in consideration of the distance where the gate hole 69 is located. That is, the corner portion of the cathode electrode 62 is formed in a curve having a predetermined curvature so as to have the shortest distance spaced as described above.
또한 저항층(63)에 PH3/SiH4를 1% 내외로 도핑시켜 캐소드 전극(62)에 인가되는 전류를 용이하게 제어할 수도 있다.In addition, the current applied to the cathode electrode 62 may be easily controlled by doping the resistive layer 63 at about PH 3 / SiH 4 .
이에 따라 단위화소인 랜드영역 내의 게이트 홀(69)에 형성된 마이크로팁(68)에 균일한 전류가 인가된다. 따라서 마이크로팁(68)은 균일하게 전자를 방출한다.As a result, a uniform current is applied to the microtip 68 formed in the gate hole 69 in the land region of the unit pixel. Thus, the microtip 68 emits electrons uniformly.
도 8 및 도 9를 참조하면, 유리기판 또는 실리콘 기판 등과 같은 기판(90) 상에 캐소드 전극(92) 및 저항층(93)이 형성되어 있고, 게이트 홀(99)이 패터닝되도록 게이트 절연층(94) 및 게이트 전극(96)이 저항층(93) 상에 순차적으로 형성되어 있다. 그리고 게이트 홀(99) 내에 마이크로팁(98)이 형성되어 있다.8 and 9, a cathode electrode 92 and a resistance layer 93 are formed on a substrate 90 such as a glass substrate or a silicon substrate, and the gate insulating layer (pattern 109) is patterned so that the gate hole 99 is patterned. 94 and the gate electrode 96 are sequentially formed on the resistive layer 93. The micro tip 98 is formed in the gate hole 99.
캐소드 전극(92)은 매시타입으로 형성되며, 게이트 홀(99)은 매시타입의 캐소드 전극(92) 패턴 내의 랜드영역에 매트릭스타입으로 형성된다.The cathode electrode 92 is formed in a mesh type, and the gate hole 99 is formed in a matrix type in a land region in the pattern of the cathode electrode 92 of the mesh type.
또한 상기 랜드영역에도 캐소드 전극(92)이 금속섬타입의 패턴으로 형성된다. 따라서 상기 랜드영역에도 캐소드 전극(92) 및 저항층(93)이 순차적으로 형성된다.In addition, the cathode electrode 92 is formed in the land region in a metal island type pattern. Accordingly, the cathode electrode 92 and the resistance layer 93 are sequentially formed in the land region.
그리고 도 8에 도시된 바와 같이 캐소드 전극(92)은 모서리 부분의 패턴이 곡선으로 형성된다. 여기서 상기 곡선은 상기 금속섬타입의 랜드영역의 모서리 부분과 캐소드 전극(92) 패턴과의 이격된 최단거리가 동일하도록 형성한다. 즉, r8= r8'로 형성한다.As illustrated in FIG. 8, the cathode electrode 92 has a curved edge pattern. The curve is formed such that the shortest distance between the corner portion of the land region of the metal island type and the cathode electrode 92 pattern is the same. That is, r 8 = r 8 '.
이에 따라 상기 게이트 홀(99) 중에서 외곽에 위치한 게이트 홀(99)과 캐소드 전극(92) 패턴과 이격된 최단거리 또한 동일하게 형성된다. 상기 이격된 최단거리는 0.1 내지 20㎛로 패터닝할 수 있는데, 캐소드 전극(92)을 패턴으로 형성할 때 게이트 홀(99)이 위치하는 거리를 고려하여 결정한다. 즉, 상기와 같이 이격된 최단거리를 가지도록 캐소드 전극(92)의 모서리 부분이 소정의 곡률을 가지는 곡선으로 형성한다.Accordingly, the shortest distance that is spaced apart from the pattern of the gate hole 99 and the cathode electrode 92 located at the outer side of the gate hole 99 is also formed. The spaced shortest distance may be patterned to 0.1 to 20 μm. The distance between the gate holes 99 is determined when the cathode electrode 92 is formed in a pattern. That is, the corner portion of the cathode electrode 92 is formed in a curve having a predetermined curvature so as to have the shortest distance spaced as described above.
또한 저항층(93)에 PH3/SiH4를 1% 내외로 도핑시켜 캐소드 전극(92)에 인가되는 전류를 용이하게 제어할 수도 있다.In addition, the current applied to the cathode electrode 92 may be easily controlled by doping the resistive layer 93 at about PH 3 / SiH 4 .
이에 따라 단위화소인 랜드영역 내의 게이트 홀(99)에 형성된 마이크로팁(98)에 균일한 전류가 인가된다. 따라서 마이크로팁(98)은 균일하게 전자를 방출한다.As a result, a uniform current is applied to the microtip 98 formed in the gate hole 99 in the land region of the unit pixel. Thus, the microtip 98 emits electrons uniformly.
이와 같이 캐소드 전극(92)을 매시타입으로 형성할 경우, 모서리 부분은 외곽에 위치한 게이트 홀(99)과 캐소드 전극(92) 패턴과의 이격된 최단거리가 동일하도록 형성한다.As such, when the cathode electrode 92 is formed in a mesh type, the corner portion is formed such that the shortest distance between the gate hole 99 and the cathode electrode 92 pattern located at the outer side thereof is the same.
따라서 본 발명은 화소단위인 랜드영역 내에 균일한 전류를 인가시킴으로써 마이크로팁으로부터 방출되는 전자의 균일도를 일정하게 유지할 수 있다.Therefore, the present invention can maintain the uniformity of electrons emitted from the microtip by applying a uniform current in the land area of the pixel unit.
이에 따라 소망하는 화상을 정확하게 구현할 수 있는 효과가 있다.Accordingly, there is an effect that can accurately implement the desired image.
그리고 균일한 전류의 인가로 마이크로팁에 가해지는 손상을 최소화시킴으로써 전계방출소자의 수명이 연장되는 효과가 있다.In addition, the life of the field emission device is extended by minimizing damage to the microtip by applying a uniform current.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical scope of the present invention, and such modifications and modifications are within the scope of the appended claims.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990051152A KR20010047101A (en) | 1999-11-17 | 1999-11-17 | Field emission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990051152A KR20010047101A (en) | 1999-11-17 | 1999-11-17 | Field emission device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010047101A true KR20010047101A (en) | 2001-06-15 |
Family
ID=19620558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990051152A KR20010047101A (en) | 1999-11-17 | 1999-11-17 | Field emission device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010047101A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017036B1 (en) * | 2004-08-30 | 2011-02-23 | 삼성에스디아이 주식회사 | Electron emission device |
-
1999
- 1999-11-17 KR KR1019990051152A patent/KR20010047101A/en active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017036B1 (en) * | 2004-08-30 | 2011-02-23 | 삼성에스디아이 주식회사 | Electron emission device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6326725B1 (en) | Focusing electrode for field emission displays and method | |
| JP2001043817A (en) | Electric field emission display device | |
| KR20060104659A (en) | Electron emission device | |
| KR100351068B1 (en) | field emission display and manufacturing method thereof | |
| KR100749460B1 (en) | Field emission display device and manufacturing method of the device | |
| US20040007962A1 (en) | Field emission display device | |
| KR20010047101A (en) | Field emission device | |
| KR100334017B1 (en) | A flat panel display | |
| KR200283226Y1 (en) | Emitter Tip Structure for Field Emission Display Devices | |
| KR200158939Y1 (en) | Integrated gate for fed | |
| KR100282266B1 (en) | Method for fabricating of field emission display of diode type | |
| KR20050078330A (en) | Field emission display device | |
| KR101009979B1 (en) | Field emission display device | |
| KR100254674B1 (en) | Resistive layer for field emission display | |
| KR100787235B1 (en) | Light emission device, method for manufacutring electron emission unit for light emission device, and liquid crystal display device with the light emission device as back light unit | |
| KR100260262B1 (en) | A metal tip array forming method of fed | |
| KR100839419B1 (en) | Field emission display device | |
| KR100260259B1 (en) | Method of manufacturing fed | |
| KR100814822B1 (en) | Light emission device, method of manufacturing the same and liquid crsytal display including the light emission device | |
| KR20020074021A (en) | An electrode construction in field emmision display | |
| KR19990001351U (en) | Field emission display device with circular pixel | |
| KR20050087242A (en) | Electron emission display device | |
| KR20010049117A (en) | Surface Conduction Electron Cathode and Its Manufacturing Method | |
| KR20020041954A (en) | Field emission display device and method for manufacturing the same | |
| KR20010046800A (en) | Field emission display device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| NORF | Unpaid initial registration fee |