JP3418465B2 - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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- JP3418465B2 JP3418465B2 JP26677194A JP26677194A JP3418465B2 JP 3418465 B2 JP3418465 B2 JP 3418465B2 JP 26677194 A JP26677194 A JP 26677194A JP 26677194 A JP26677194 A JP 26677194A JP 3418465 B2 JP3418465 B2 JP 3418465B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の試験方法に
関し、詳しくは半導体試験装置の記憶手段の記憶容量が
少なくても、半導体装置のメモリに記憶された記憶デー
タの評価を行えるようにするための試験方法に関する。
関し、詳しくは半導体試験装置の記憶手段の記憶容量が
少なくても、半導体装置のメモリに記憶された記憶デー
タの評価を行えるようにするための試験方法に関する。
【０００２】
【従来の技術】近年、１チップマイクロコンピュータ
（以下１チップマイコン）等のように半導体メモリを有
する半導体装置のメモリの記憶容量は、装置の高機能化
や多機能化に伴い益々増大しており、数１０ｋバイト
（ｂｙｔｅ）になるものも多く、この傾向は今後も続い
ていくと思われる。従来、この半導体装置のメモリ素子
が正常であるか否かを判定する場合は、図２に示すよう
な半導体試験装置を使用して、半導体装置の記憶データ
の内容が半導体試験装置の記憶手段に転送された基準デ
ータと同一パターンであるか否かを半導体試験装置によ
り測定することにより行っていた。
（以下１チップマイコン）等のように半導体メモリを有
する半導体装置のメモリの記憶容量は、装置の高機能化
や多機能化に伴い益々増大しており、数１０ｋバイト
（ｂｙｔｅ）になるものも多く、この傾向は今後も続い
ていくと思われる。従来、この半導体装置のメモリ素子
が正常であるか否かを判定する場合は、図２に示すよう
な半導体試験装置を使用して、半導体装置の記憶データ
の内容が半導体試験装置の記憶手段に転送された基準デ
ータと同一パターンであるか否かを半導体試験装置によ
り測定することにより行っていた。
【０００３】図２は従来の半導体試験装置の構成を示
す。尚、以下の説明では評価される半導体装置をＤＵＴ
（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被測定物）、
半導体試験装置をテスタと表す。図２の試験装置はＤＵ
Ｔ１を評価するためのテスタ４本体と、ＤＵＴ１を設置
するための測定部４ｄとからなり、テスタ４はＤＵＴ１
に応じた制御プログラムやメモリパターンを記憶するた
めの半導体メモリからなる記憶部４ａと、制御プログラ
ムに従い動作を制御したり入出力結果を判定したりする
ための制御部４ｂと、制御部４ｂの制御信号に従いＤＵ
Ｔ１と信号を送受信するための入出力部４ｃとからな
る。
す。尚、以下の説明では評価される半導体装置をＤＵＴ
（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被測定物）、
半導体試験装置をテスタと表す。図２の試験装置はＤＵ
Ｔ１を評価するためのテスタ４本体と、ＤＵＴ１を設置
するための測定部４ｄとからなり、テスタ４はＤＵＴ１
に応じた制御プログラムやメモリパターンを記憶するた
めの半導体メモリからなる記憶部４ａと、制御プログラ
ムに従い動作を制御したり入出力結果を判定したりする
ための制御部４ｂと、制御部４ｂの制御信号に従いＤＵ
Ｔ１と信号を送受信するための入出力部４ｃとからな
る。
【０００４】更に、記憶部４ａは半導体装置の制御プロ
グラムを記憶する制御プログラム領域４ａａと、ＤＵＴ
１が記憶すべき期待値データ（基準データ）を記憶する
ためのメモリパターン領域４ａｂとに分けられる。ま
た、測定部４ｄはｎビットの信号線Ｌ１及びタイミング
を制御する制御線Ｃ１を介してテスタ４と接続されると
共に、ソケット等の半導体装置の端子に接続するための
手段（図示なし）が配設されていて、ＤＵＴ１を順次設
置して測定できるようになっている。
グラムを記憶する制御プログラム領域４ａａと、ＤＵＴ
１が記憶すべき期待値データ（基準データ）を記憶する
ためのメモリパターン領域４ａｂとに分けられる。ま
た、測定部４ｄはｎビットの信号線Ｌ１及びタイミング
を制御する制御線Ｃ１を介してテスタ４と接続されると
共に、ソケット等の半導体装置の端子に接続するための
手段（図示なし）が配設されていて、ＤＵＴ１を順次設
置して測定できるようになっている。
【０００５】図２の試験装置による測定方法の概要につ
いて説明する。まづ、測定部４ｄをＤＵＴ１に応じたソ
ケット等に変更すると共に、テスタ４の記憶部４ａにＤ
ＵＴ１を測定するための制御プログラムやメモリパター
ンを磁気テープ等の記憶手段から制御プログラム領域４
ａａ及びメモリパターン領域４ａｂに読み込んで初期設
定を行う。次に、測定部４ｄにＤＵＴ１を設置して、制
御プログラムに準じてＤＵＴ１の電気的特性や動作を測
定し、制御プログラム中に設定された規格値と比較して
良否を判定する。この測定の途中で規格値違反となった
ＤＵＴ１は不良品と判定されて制御プログラムの実行が
中止され、全ての測定で規格値を満たしたものは良品と
判定される。また、半導体装置のメモリの評価は、半導
体装置の記憶データとメモリパターン領域４ａｂの基準
データとをパターン比較して、データの不一致が有った
場合にはメモリに欠陥が存在するものとして不良品と判
定する。設置されたＤＵＴ１の良否判定が終了すれば、
次のＤＵＴ１に取り替えて、制御プログラムに準じた評
価を繰り返す。以上の測定方法を繰り返すことにより、
ＤＵＴ１の評価が行われる。
いて説明する。まづ、測定部４ｄをＤＵＴ１に応じたソ
ケット等に変更すると共に、テスタ４の記憶部４ａにＤ
ＵＴ１を測定するための制御プログラムやメモリパター
ンを磁気テープ等の記憶手段から制御プログラム領域４
ａａ及びメモリパターン領域４ａｂに読み込んで初期設
定を行う。次に、測定部４ｄにＤＵＴ１を設置して、制
御プログラムに準じてＤＵＴ１の電気的特性や動作を測
定し、制御プログラム中に設定された規格値と比較して
良否を判定する。この測定の途中で規格値違反となった
ＤＵＴ１は不良品と判定されて制御プログラムの実行が
中止され、全ての測定で規格値を満たしたものは良品と
判定される。また、半導体装置のメモリの評価は、半導
体装置の記憶データとメモリパターン領域４ａｂの基準
データとをパターン比較して、データの不一致が有った
場合にはメモリに欠陥が存在するものとして不良品と判
定する。設置されたＤＵＴ１の良否判定が終了すれば、
次のＤＵＴ１に取り替えて、制御プログラムに準じた評
価を繰り返す。以上の測定方法を繰り返すことにより、
ＤＵＴ１の評価が行われる。
【０００６】
【発明が解決しようとする課題】半導体装置は半導体基
板の欠陥や製造工程でのごみにより、配線や素子が隣の
メモリ素子等と短絡したり、配線の断線や接続孔の形成
不良等の接続不良によりメモリ素子がつながらなかった
りして記憶データが期待値以外のデータに固定してしま
う不良モードや、接合部の素子リーク電流により記憶デ
ータが変化してしまう不良モード等がメモリ素子単位で
発生する可能性があるので、個々のメモリ素子に対して
評価しなければならない。従って、ＤＵＴ１のメモリの
記憶データ量が大きくなると、テスタ４のメモリパター
ン領域４ａｂの記憶容量も大きくする必要がある。しか
し、従来の一般的なテスタでは、メモリパターン領域４
ａｂの記憶容量は３２ｋバイト程度しかない上に、シス
テム的な制約から記憶容量のみを簡単に増やすことはで
きないという問題があった。また、大きな記憶容量を持
つテスタは非常に高価なので、１チップマイコンのよう
な様々な種類の半導体装置を評価する装置として、多数
のテスタを揃えることができないという問題があった。
板の欠陥や製造工程でのごみにより、配線や素子が隣の
メモリ素子等と短絡したり、配線の断線や接続孔の形成
不良等の接続不良によりメモリ素子がつながらなかった
りして記憶データが期待値以外のデータに固定してしま
う不良モードや、接合部の素子リーク電流により記憶デ
ータが変化してしまう不良モード等がメモリ素子単位で
発生する可能性があるので、個々のメモリ素子に対して
評価しなければならない。従って、ＤＵＴ１のメモリの
記憶データ量が大きくなると、テスタ４のメモリパター
ン領域４ａｂの記憶容量も大きくする必要がある。しか
し、従来の一般的なテスタでは、メモリパターン領域４
ａｂの記憶容量は３２ｋバイト程度しかない上に、シス
テム的な制約から記憶容量のみを簡単に増やすことはで
きないという問題があった。また、大きな記憶容量を持
つテスタは非常に高価なので、１チップマイコンのよう
な様々な種類の半導体装置を評価する装置として、多数
のテスタを揃えることができないという問題があった。
【０００７】そこで本発明はこれらの問題を解決し、１
チップマイコン等の半導体メモリを持つ半導体装置（Ｄ
ＵＴ）のメモリの記憶容量が大きくなっても、従来と同
様な記憶容量のテスタを用いて、テストを行えるように
することができる方法を提供することを目的とする。
チップマイコン等の半導体メモリを持つ半導体装置（Ｄ
ＵＴ）のメモリの記憶容量が大きくなっても、従来と同
様な記憶容量のテスタを用いて、テストを行えるように
することができる方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述の問題を解決するた
めに、請求項１の記載に係わる半導体装置の試験方法
は、半導体メモリを有する半導体装置の試験方法におい
て、半導体装置に記憶すべき基準データを記憶する外部
記憶手段を、半導体装置を評価するための半導体試験装
置の記憶手段とは別に設け、半導体装置に記憶された記
憶データと外部記憶手段の基準データとを比較し、その
比較結果を半導体試験装置に入力して良否判定すること
を特徴とする。また、請求項２の記載に係わる半導体装
置の試験方法は、半導体メモリはＲＯＭであることを特
徴とする。請求項３の記載に係わる半導体装置の試験方
法は、外部記憶手段はＰＲＯＭであることを特徴とす
る。
めに、請求項１の記載に係わる半導体装置の試験方法
は、半導体メモリを有する半導体装置の試験方法におい
て、半導体装置に記憶すべき基準データを記憶する外部
記憶手段を、半導体装置を評価するための半導体試験装
置の記憶手段とは別に設け、半導体装置に記憶された記
憶データと外部記憶手段の基準データとを比較し、その
比較結果を半導体試験装置に入力して良否判定すること
を特徴とする。また、請求項２の記載に係わる半導体装
置の試験方法は、半導体メモリはＲＯＭであることを特
徴とする。請求項３の記載に係わる半導体装置の試験方
法は、外部記憶手段はＰＲＯＭであることを特徴とす
る。
【０００９】
【作用】本発明のような半導体装置の試験方法をとるこ
とにより、半導体装置のメモリ評価のためのプログラム
をほぼ共通化することができるようになるので、テスタ
のプログラム開発が容易にできるようになると共に、テ
ストの性能を変えないで記憶容量の大きなＤＵＴを測定
することができるようになる。
とにより、半導体装置のメモリ評価のためのプログラム
をほぼ共通化することができるようになるので、テスタ
のプログラム開発が容易にできるようになると共に、テ
ストの性能を変えないで記憶容量の大きなＤＵＴを測定
することができるようになる。
【００１０】
【実施例】以下、本発明の実施例を図１を参照しながら
詳細に説明する。尚、本明細書では全図面を通して、同
一または同様の構成要素には同一の符号を付し、以下の
実施例中では評価される半導体装置をＤＵＴ（Ｄｅｖｉ
ｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被測定物）、半導体試験装
置をテスタとして説明する。
詳細に説明する。尚、本明細書では全図面を通して、同
一または同様の構成要素には同一の符号を付し、以下の
実施例中では評価される半導体装置をＤＵＴ（Ｄｅｖｉ
ｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：被測定物）、半導体試験装
置をテスタとして説明する。
【００１１】図１は本発明の実施例による半導体試験装
置の構成を示す。図１の試験装置はＤＵＴ１を評価する
ためのテスタ４本体と、ＤＵＴ１を設置するための測定
部４ｄと、ＤＵＴ１が記憶すべき期待値データ（基準デ
ータ）を記憶した書き込み可能なＲＯＭ（ＰＲＯＭ）か
らなる外部記憶手段２と、外部記憶手段２に記憶した基
準データをＤＵＴ１の記憶データと同期して出力させる
ためのバイナリカウンタ構成の外部記憶手段２のアドレ
スカウンタ２ａと、ＤＵＴ１及び外部記憶手段２からの
ｎビットのデータを各々比較するための比較手段３とか
らなり、テスタ４はＤＵＴ１に応じた制御プログラムや
メモリパターンを記憶するための半導体メモリ等からな
る記憶部４ａと、制御プログラムに従い動作を制御した
り入出力結果を判定したりするための制御部４ｂと、制
御部４ｂの制御信号に従いＤＵＴ１と信号を送受信する
ための入出力部４ｃとからなる。
置の構成を示す。図１の試験装置はＤＵＴ１を評価する
ためのテスタ４本体と、ＤＵＴ１を設置するための測定
部４ｄと、ＤＵＴ１が記憶すべき期待値データ（基準デ
ータ）を記憶した書き込み可能なＲＯＭ（ＰＲＯＭ）か
らなる外部記憶手段２と、外部記憶手段２に記憶した基
準データをＤＵＴ１の記憶データと同期して出力させる
ためのバイナリカウンタ構成の外部記憶手段２のアドレ
スカウンタ２ａと、ＤＵＴ１及び外部記憶手段２からの
ｎビットのデータを各々比較するための比較手段３とか
らなり、テスタ４はＤＵＴ１に応じた制御プログラムや
メモリパターンを記憶するための半導体メモリ等からな
る記憶部４ａと、制御プログラムに従い動作を制御した
り入出力結果を判定したりするための制御部４ｂと、制
御部４ｂの制御信号に従いＤＵＴ１と信号を送受信する
ための入出力部４ｃとからなる。
【００１２】更に、記憶部４ａは半導体装置の制御プロ
グラムを記憶する制御プログラム領域４ａａと、比較手
段３の比較結果を判定するためのメモリ判定領域４ａｃ
とに分けられる。また、測定部４ｄはｎビットの信号線
Ｌ１及びタイミングを制御する制御線Ｃ１を介してテス
タ４と接続されると共に、ソケットやプローバ等の半導
体装置の端子に接続するための手段（図示なし）が配設
されていて、ＤＵＴ１を順次設置して測定できるように
なっている。制御線Ｃ１は、クロック信号としてアドレ
スカウンタ２ａにも接続される。
グラムを記憶する制御プログラム領域４ａａと、比較手
段３の比較結果を判定するためのメモリ判定領域４ａｃ
とに分けられる。また、測定部４ｄはｎビットの信号線
Ｌ１及びタイミングを制御する制御線Ｃ１を介してテス
タ４と接続されると共に、ソケットやプローバ等の半導
体装置の端子に接続するための手段（図示なし）が配設
されていて、ＤＵＴ１を順次設置して測定できるように
なっている。制御線Ｃ１は、クロック信号としてアドレ
スカウンタ２ａにも接続される。
【００１３】尚、比較器３としては排他的論理和（ｅｘ
ｃｌｕｓｉｖｅ ＯＲゲート）回路やオペアンプ等を用
いたコンパレータ回路等が使用できるが、これらの回路
に限定されるものではなく、アドレスカウンタ２ａはバ
イナリカウンタに限定されるものではない。また、記憶
部４ａの半導体メモリはスタッティクＲＡＭ（ＳＲＡ
Ｍ）でもダイナミックＲＡＭ（ＤＲＡＭ）でも構わない
と共に、外部記憶手段２のＰＲＯＭはＥＰＲＯＭやＥＥ
ＰＲＯＭ、さらにはＦＬＡＳＨメモリ等の種類でも良
く、書き込みが可能であればその種類は何でも良い。
ｃｌｕｓｉｖｅ ＯＲゲート）回路やオペアンプ等を用
いたコンパレータ回路等が使用できるが、これらの回路
に限定されるものではなく、アドレスカウンタ２ａはバ
イナリカウンタに限定されるものではない。また、記憶
部４ａの半導体メモリはスタッティクＲＡＭ（ＳＲＡ
Ｍ）でもダイナミックＲＡＭ（ＤＲＡＭ）でも構わない
と共に、外部記憶手段２のＰＲＯＭはＥＰＲＯＭやＥＥ
ＰＲＯＭ、さらにはＦＬＡＳＨメモリ等の種類でも良
く、書き込みが可能であればその種類は何でも良い。
【００１４】図１の試験装置による測定方法の概要につ
いて説明する。まづ、測定部４ｄをＤＵＴ１に応じたソ
ケットやプローバ等に変更すると共に、テスタ４の記憶
部４ａにＤＵＴ１を測定するための制御プログラムやメ
モリパターンを磁気テープや磁気ディスク等の記憶手段
から制御プログラム領域４ａａ及びメモリ判定領域４ａ
ｃに読み込んで初期設定を行うと共に、ＤＵＴ１の記憶
データに対応したデータを持つ外部記憶手段２を所定の
位置に設置する。次に、測定部４ｄにＤＵＴ１を設置し
て、制御プログラムに準じてＤＵＴ１の電気的特性や動
作を測定し、制御プログラム中に設定された規格値と比
較して良否を判定する。この測定の途中で規格値違反と
なったＤＵＴ１は不良品と判定されて制御プログラムの
実行が中止されることにより測定時間を短縮するように
し、全ての測定で規格値を満たしたものは良品と判定さ
れる。
いて説明する。まづ、測定部４ｄをＤＵＴ１に応じたソ
ケットやプローバ等に変更すると共に、テスタ４の記憶
部４ａにＤＵＴ１を測定するための制御プログラムやメ
モリパターンを磁気テープや磁気ディスク等の記憶手段
から制御プログラム領域４ａａ及びメモリ判定領域４ａ
ｃに読み込んで初期設定を行うと共に、ＤＵＴ１の記憶
データに対応したデータを持つ外部記憶手段２を所定の
位置に設置する。次に、測定部４ｄにＤＵＴ１を設置し
て、制御プログラムに準じてＤＵＴ１の電気的特性や動
作を測定し、制御プログラム中に設定された規格値と比
較して良否を判定する。この測定の途中で規格値違反と
なったＤＵＴ１は不良品と判定されて制御プログラムの
実行が中止されることにより測定時間を短縮するように
し、全ての測定で規格値を満たしたものは良品と判定さ
れる。
【００１５】また、ＤＵＴ１の半導体メモリの評価は、
ＤＵＴ１の記憶データと外部記憶手段２の基準データと
を比較手段３によりパターン比較して、その比較結果を
テスタ４に信号線Ｌ３を介して入力する。各データ間で
データの不一致が有った場合にはメモリに欠陥が存在す
るものと、メモリ判定領域４ａｃのプログラムで判定し
て不良品とする。設置されたＤＵＴ１の良否判定が終了
すれば、次のＤＵＴ１に取り替えて、制御プログラムに
準じて評価を繰り返す。以上の測定方法を繰り返すこと
により、ＤＵＴ１の測定が行われる。
ＤＵＴ１の記憶データと外部記憶手段２の基準データと
を比較手段３によりパターン比較して、その比較結果を
テスタ４に信号線Ｌ３を介して入力する。各データ間で
データの不一致が有った場合にはメモリに欠陥が存在す
るものと、メモリ判定領域４ａｃのプログラムで判定し
て不良品とする。設置されたＤＵＴ１の良否判定が終了
すれば、次のＤＵＴ１に取り替えて、制御プログラムに
準じて評価を繰り返す。以上の測定方法を繰り返すこと
により、ＤＵＴ１の測定が行われる。
【００１６】上述のように、テスタ４は比較手段３から
のデータの不一致信号のみを検出して良否判断を行えば
良く、１チップマイコンの種類が換わってもほぼ共通の
判定プログラムを使用することができるので、プログラ
ム作成が容易になると共に、半導体装置のメモリの基準
データを記憶するためのメモリパターン領域４ａｂを持
つ必要がないので、メモリ判定領域４ａｃの記憶容量は
従来よりも非常に小さくて良くなる。
のデータの不一致信号のみを検出して良否判断を行えば
良く、１チップマイコンの種類が換わってもほぼ共通の
判定プログラムを使用することができるので、プログラ
ム作成が容易になると共に、半導体装置のメモリの基準
データを記憶するためのメモリパターン領域４ａｂを持
つ必要がないので、メモリ判定領域４ａｃの記憶容量は
従来よりも非常に小さくて良くなる。
【００１７】
【発明の効果】本発明によれば、テストのためのプログ
ラムを簡単に作成することができるようになるので、プ
ログラム開発のための時間が短縮されると共に、プログ
ラムの入力ミスがなくなるという効果がある。また、テ
スタの性能を上げることなく、記憶容量の大きなＤＵＴ
を測定できるようになるという効果がある。
ラムを簡単に作成することができるようになるので、プ
ログラム開発のための時間が短縮されると共に、プログ
ラムの入力ミスがなくなるという効果がある。また、テ
スタの性能を上げることなく、記憶容量の大きなＤＵＴ
を測定できるようになるという効果がある。
【図１】本発明の半導体試験装置の実施例を示す構成図
である。
である。
【図２】従来の半導体試験装置を示す構成図である。
１ ：評価される半導体素子（ＤＵＴ）
２ ：外部記憶手段（ＰＲＯＭ）
２ａ ：アドレスカウンタ
３ ：比較手段
４ ：半導体試験装置（テスタ）
４ａ ：記憶部
４ａａ：制御プログラム領域
４ａｂ：メモリパターン領域
４ａｃ：メモリ判定領域
４ｂ ：制御部
４ｃ ：入出力部
４ｄ ：測定部
出願人 ローム株式会社
Claims (3)
- 【請求項１】 半導体メモリを有する半導体装置の試験
方法において、前記半導体装置に記憶すべき基準データ
を記憶する外部記憶手段を、前記半導体装置を評価する
ための半導体試験装置の記憶手段とは別に設け、前記半
導体装置に記憶された記憶データと前記外部記憶手段の
基準データとを比較し、その比較結果を前記半導体試験
装置に入力して良否判定することを特徴とする半導体装
置の試験方法。 - 【請求項２】 前記半導体メモリはＲＯＭであることを
特徴とする請求項１に記載の半導体装置の試験方法。 - 【請求項３】 前記外部記憶手段はＰＲＯＭであること
を特徴とする請求項１に記載の半導体装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26677194A JP3418465B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26677194A JP3418465B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129052A JPH08129052A (ja) | 1996-05-21 |
| JP3418465B2 true JP3418465B2 (ja) | 2003-06-23 |
Family
ID=17435476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26677194A Expired - Fee Related JP3418465B2 (ja) | 1994-10-31 | 1994-10-31 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3418465B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001243087A (ja) | 2000-03-01 | 2001-09-07 | Mitsubishi Electric Corp | 半導体集積回路のテスト装置、テストシステム、及びテスト方法 |
-
1994
- 1994-10-31 JP JP26677194A patent/JP3418465B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08129052A (ja) | 1996-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |