KR20010033319A - 격자 및 적어도 일부분 리세스된 산화물 패턴이 제공되는표면을 가지는 실리콘 바디에서 반도체 장치를 제조하는방법 - Google Patents

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롤페스 요하네스 게라투스 알베르투스
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Abstract

반도체 장치, 특히 실리콘 바디에서 집적회로를 제조하기 위한 기지의 공정에서, 상기 실리콘 바디의 표면에 인접한 고지 및 골의 스트립 패턴에 따라서 형성되는 정렬 격자가 제공되고, 후속하여 반도체 장치의 위치에 개구부를 가지는 비산화 재료의 마스킹층을 실리콘 바디의 표면에 제공하고, 실리콘 바디를 산화 처리하므로써 반도체 장치의 위치에서 부분적으로 리세스된 산화물 패턴이 제공된다. 이 공정은 반도체 장치(5)의 일부분 리세스된 산화물 패턴과 동시에 정렬 패턴(7)을 적용하므로써 상당히 단순해진다. 이를 위하여, 비산화 재료의 마스킹층이 제1 넓은 스트립으로 구성되는 정렬 패턴의 위치에 적용되고, 이 스트립은 리세스된 산화물이 전혀 없으며, 비교적 좁은 개구부와 교번하는 비산화 재료의 비교적 좁은 스트립의 부-패턴에 의해 제2 넓은 개구부가 형성되고, 비교적 좁은 개구부는 반도체 장치의 위치에서의 개구부보다 작다. 후속된 산화 처리 동안, 제2 넓은 스트립의 각각에 프로파일링된 표면을 가지는 세그먼트되고 일부분 리세스된 산화물 패턴(14)이 제공된다. 비교적 좁은 개구부는 정렬 패턴(7)의 위치에 일부분 리세스된 산화물 패턴(14)이 반도체 위치에서 동시에 형성된 일부분 리세스된 산화물 패턴(12) 보다 얇도록 소정 폭을 가진다.

Description

격자 및 적어도 일부분 리세스된 산화물 패턴이 제공되는 표면을 가지는 실리콘 바디에서 반도체 장치를 제조하는 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE IN A SILICON BODY, A SURFACE OF SAID SILICON BODY BEING PROVIDED WITH A GRATING AND AN AT LEAST PARTIALLY RECESSED OXIDE PATTERN}
전술한 내용에서 언급한 유형의 방법은 미국 특허 제5,700,732호로부터 알 수 있다. 상기 알려진 방법에서, 실리콘 바디에 적어도 일부분 리세스된 산화물 패턴이 제공되는 반도체 장치의 제조에 앞서, 실리콘 바디의 표면에는 정렬에 바람직한 높이에서 차이에 상응하는 인접한 고지 및 골의 스트립 패턴의 형태인 정렬 격자를 제공한다. 반도체 장치의 제조를 수행하는 후속된 공정 단계에서, 이전에 제공된 정렬 격자를 사용하여 이들 공정 단계동안에 실리콘 바디의 표면상에 패턴을 이미징하는 데 사용되는 마스크에 관해 실리콘 바디를 정렬시킨다.
기지의 방법의 단점은 반도체 장치의 제조에 적절한 공정 단계에 앞서, 정렬 격자를 제공하는 부가적인 공정 단계가 필요하다는 데 있다. 이들 부가적인 공정 단계는 일반적으로, 실리콘 바디의 표면상의 영역을 결국 제공할 골을 위해 정의하는 리소그래피 단계와, 정렬에 필요한 높이차에 상응하는 특정한 거리에 걸쳐 실리콘 바디상에 에칭 동작을 수행하므로써 골을 형성하는 후속되는 에칭 단계를 포함한다. 부가적인 리소그래피 및 에칭 단계는 필요한 공정 단계의 전체 수, 따라서, 총 공정 비용의 상당 부분을 차지한다.
본 발명은 실리콘 바디의 표면상에 패턴을 이미징하기 위한 다수의 연속된 공정 단계에 사용되는 마스크에 관해 실리콘 바디를 정렬시키기 위한 정렬 격자(alignment grating)가 표면에 제공되는 실리콘 바디에서 반도체 장치, 특히 집적회로를 제조하는 방법에 관한 것으로, 상기 정렬 격자는 인접한 고지(elevations) 및 골(valleys)의 스트립 형태로 제공되고, 표면에 산화로부터 실리콘 바디를 보호하는 재료 마스크가 제공되고, 마스크에는 반도체 장치의 위치에 개구부가 제공되고, 그후에, 실리콘 바디에 산화에 의한 산화물 패턴이 제공되고, 이 패턴은 그 두께의 적어도 일부분에 걸쳐 리세스되어 실리콘 바디에서 활성영역(active region)을 정의한다.
도 1 내지 도 5는 본 발명에 따르는 방법에 의해 적어도 일부분 리세스된 산화물 패턴을 가진 반도체 장치의 제조 및, 실리콘 바디에서 정렬 격자의 동시적인 제조 및 전개의 연속된 단계의 개략적인 단면도.
도 6은 본 발명에 따르는 방법에 의해 제조되는 글로벌 정렬 마커의 개략적인 평면도.
본 발명의 목적은 반도체 장치의 제조에 필요한 정렬 격자를 제공하기 위한 부가적인 공정 단계없이 실리콘 바디에서 일부분 리세스된 산화물 패턴을 가진 반도체 장치를 제조할 수 있게 하는 전술한 유형의 방법을 제공하는 데 있다.
이를 위하여, 전술한 본 발명의 방법은 정렬 격자 및 일부분 리세스된 산화물 패턴을 동시에 제공하고, 제1 넓은 스트립(first wide strips)을 포함하기 위하여 생산할 정렬 격자의 위치에 산화 방지 재료가 제공되고, 여기서 표면은 여전히 리세스된 산화물이 없고, 이들 각 넓은 스트립은 산화 방지 재료의 상대적으로 좁은 스트립의 부 패턴에 의해 각각 형성되는 제2 넓은 스트립을 가지는 데, 좁은 스트립은 반도체 장치의 위치에서의 개구부보다 작은 비교적 좁은 개구부에 의해 서로 분리되고, 이후에, 산화동안, 제2 넓은 스트립의 각각에 프로파일링된 표면을 가진 세그먼트되고 부분적으로 리세스된 산화물 패턴이 제공되며, 비교적 좁은 개구부는 정렬 격자에서의 리세스된 산화물 패턴이 반도체 장치에서 동시에 형성된 리세스된 산화물 패턴보다 얇도록 소정 폭을 가진다. 본 발명의 측정에서 언급한 바와 같이 마스크가 형성할 정렬 격자 위치에 패턴화될 시에, 산화로부터 차폐를 제공하는 재료 마스크가 공급되는 실리콘 바디가 산화되는 경우, 정렬 격자의 위치에 비교적 좁은 개구부에 산화물이 형성되고, 산화물의 두께는 반도체 장치의 위치에서 개구부에 동시에 형성된 산화물의 두께보다 작다는 것을 실험적으로 알 수 있었다. 정렬 격자의 위치에서 만들어진 개구부가 작을 수록, 결국에 이들 개구부의 산화물이 보다 얇아지게 된다. 본 발명의 방법에 따라서, 이것은 정렬 격자의 위치에서 실리콘 바디를 정렬시키는 데 필요한 높이차를 생성하는 데 사용되는 데, 높이 차는 산화물이 정렬 격자의 위치에서 전 두께를 얻을 수 있는 경우에 생성되는 것, 즉, 반도체 장치의 위치에서의 두께 보다는 작다. 이런 방식으로, 부가적인 공정 단계 및 부가적인 공정 비용없이 실리콘 바디에 일부분 리세스되는 산화물 패턴을 제공하고, 동시에, 실리콘 바디의 표면에 반도체 장치의 더이상의 제조를 위해 필요한 정렬 격자를 제공하는 것이 가능하다.
본 발명에 따르는 방법의 실시예는 불투명층의 제공에 앞선 공정 단계에서 및, 후속된 공정 단계에서 적절한 공정 단계에 사용되는 마스크에 관하여 실리콘 바디를 정렬시키는 데 정렬 격자를 사용한다는 특징을 가진다. 이에 의해, 정렬 격자는 반도체 장치의 제조동안 정렬 목적으로 사용될 수 있다.
본 발명에 따르는 방법의 실시예는 정렬 격자의 위치에서 평균 광학 높이차를 제1 및 제2 넓은 스트립간에 얻는 방식으로 정렬 격자에 리세스된 산화물 패턴을 제공한다는 특징을 가지는 데, 이 평균 광학 높이차는 대략 (2n+1)λ/4에 상당하며, 여기서, n은 정수≥0 이고, λ는 정렬에 사용되는 빛의 파장이다. 마스크에 관해 실리콘 바디를 정렬시키는 동안에 정렬 오차를 최소화하기 위하여, 정렬 격자의 위치에서 대략 (2n+1)λ/4에 상당하는 평균 광학 높이차를 생성하는 것이 바람직하다.
본 발명에 따르는 방법의 실시예는 평균 광학 높이차로서 대략 λ/4를 사용한다는 특징을 가진다. 전술한 바와 같이, 정렬 격자의 위치에서 비교적 좁은 개구부가 보다 작을 수록, 결국에 이들 개구부에서 산화물이 보다 얇아진다. 예를 들면, 실리콘 바디를 정렬시키기 위하여 보다 높은 회절 차수 신호를 안정되게 점차 사용한 결과로서 보다 작은 피치로 장래에 시프트할 가능성이 있다고 볼때, 대략 λ/4의 평균 광학 높이차는 비교적 작은 피치가 가능하다는 이점을 가진다.
본 발명에 따라는 방법의 실시예는 대략 0.1 내지 0.4 ㎛ 범위의 평균 두께를 가지도록 정렬 격자에 리세스된 산화물 패턴을 제공한다는 특징을 가진다. 사용가능한 범위의 파장이 500 과 1100 ㎚ 사이인 경우, 정렬 격자에서 리세스된 산화물 패턴의 두께가 대략 0.1 내지 0.4 ㎛ 범위인 경우, 정렬 격자의 제1 및 제2 넓은 스트립 사이에서 대략 λ/4에 대응하는 평균 광학 높이차를 얻으며, 이로써 정렬 오차를 최소화한다는 것을 알 수 있다.
본 발명에 따르는 실시예는 0.5 내지 1.0 ㎛의 두께 범위를 가지도록 반도체 장치에 리세스된 산화물 패턴이 제공된다는 특징을 가진다. 반도체 장치에서 리세스된 산화물 패턴의 두께가 전술한 범위에 있는 경우, 본 발명에 따르는 방법을 사용하여 정렬 격자의 제1 및 제2 넓은 스트립 간에 정렬에 필요한 대략 λ/4의 광학 높이차를 생성할 수 있다.
본 발명에 따라는 방법의 실시예는 2 내지 20 ㎛ 범위의 피치를 정렬 격자에 제공한다는 특징을 가진다. 16.0 ㎛ 피치를 사용하면 이 피치를 기반으로 한 정렬 격자가 통상적인 정렬 장비와 호환가능하다는 이점을 가지며, 이들의 동작은 여전히 17.6 ㎛와 가능하게 결합한 16.0㎛ 피치를 근거로한다. 정렬 오차가 정렬 격자의 피치에 비례하므로, 보다 작은 라인 폭을 가지는 새로운 세대의 집적회로를 제조시에, 정렬 격자의 피치는 장래에 감소될 것이며, 따라서, 보다 정확하고 보다 신뢰할만한 정렬을 얻을 수 있다.
본 발명에 따르는 방법의 실시예에 따라서, 제1 및 제2 폭 스트립은 적어도 사실상 동일한 폭으로 제공된다. 제1 및 제2 동일 폭 스트립의 사용으로 정렬 격자에 의해 제1 회절 차수로 편향되는 서브빔의 강도는 최대가 되고, 서비빔은 통상적인 정렬 장비에 여전히 사용된다.
본 발명에 따르는 방법의 실시예는 실리콘 바디의 표면상에 서로에 대해 90를 통해 회전하는 두 패턴의 인접한 스트립을 포함하는 로컬 정렬 마커로 정렬 격자가 제공되는 특징을 가지는 데, 이들 패턴의 피치는 적어도 사실상 동일하다. 로컬 정렬 마커는 X 방향 및 Y 방향으로 일반적으로 로컬 정렬로서 지칭되는 마스크 패턴에 관해 정렬 마커상에 인접한 실리콘 바디의 표면상에서 영역을 정렬시키는 데 중요하다.
본 발명에 따르는 방법의 실시예는 선행하는 스트립 패턴에 관해 90를 통해 각각 회전하는 4개의 인접한 스트립 패턴을 포함하는 글로벌 정렬 마커로 실리콘 바디의 표면상에 정렬 격자를 제공하는 특징을 가지는 데, 패턴은 두 그룹의 두 결합 패턴으로 분할될 수 있고, 그룹의 피치는 상이하다. 글로벌 정렬 마커는 X 방향 및 Y 방향으로 일반적으로 글로벌 정렬로서 지칭되는 마스크에 관해 전체 실리콘 바디를 정렬시키는 데 중요하다.
본 발명에 따르는 방법의 실시예는 실리콘 바디의 표면상에 적어도 복제로 글로벌 정렬 마커가 제공한다는 특징을 가지며, 각 글로벌 정렬 마커는 실리콘 바디의 에지 부근의 위치를 차지한다. 마스크에 관해 전체 바디를 정확하게 정렬시키기 위하여, 실리콘 바디의 표면상에 적어도 복제로 글로벌 정렬 마커를 제공해야 한다.
본 발명의 상기 및 다른 양상들은 후속되는 실시예를 참조하여 명백히 설명될 것이다.
이후로부터 본 발명을 단일 MOS 트랜지스터로써 설명할 것이지만, 당업자라면 기술하는 방법이 알려진 CMOS 또는 BICMOS 집적회로를 제조하는 데도 사용될 수 있다는 것을 명백히 알 수 있을 것이다.
도 1 내지 도 5는 본 발명에 따르는 방법에 의해 적어도 일부분 리세스된 산화물 패턴(12)을 가진 반도체 장치(5)의 제조, 그리고, 정렬 격자(7)의 동시적인 제조 및 전개의 개략적인 단면을 도시한다. 이를 위하여, 먼저 이 예에서 P 도전형인 제1 도전형인 실리콘 바디(1)의 표면(2)에 실리콘 바디를 산화로부터 보호할 재료층(3)을 제공한다. 상기 층(3)은 전형적으로 실리콘 바디(1)를 산화시키므로써 얻어지는 산화물층에 의해 형성되며, 산화물층은 전형적으로 패드옥사이드(padoxide)로서 지칭되며, 그위에 실리콘 니트리드층이 침적될 수 있지만, 상기 층(3)은 이 대신에 옥시니트리드층에 의해 혹은 이들 연속된 재료층에 의해 형성될 수 있다. 그후에, 필요한 경우에 하부-비반사층과 공동으로 포토레지스트 마스크(4)가 제공되고, 이 마스크는 반도체 장치(5)의 위치에서 개구부(6)을 가지며, 이 개구부는 형성할 일부분 리세스된 산화물 패턴(12)의 위치에 대응한다. 정렬 격자(7)의 위치에서, 포토레지스트 마스크(4)는 제1 비교적 넓은 스트립(8) 패턴을 가지고, 여기서 산화 방지 재료층(3)은 포토레지스트로써 충분히 덮혀지며, 포토레지스트로 덮혀진 비교적 좁은 스트립(10)의 부-패턴으로 각각 구성된 제2 비교적 넓은 스트립(9)과 교번하고, 포토레지스트는 비교적 좁은 개구부(11)에 의해 서로 분리되며, 이 개구부(11)는 반도체 장치(5)의 위치에서의 개구부(6) 보다 작다. 후속하여, 산화 방지 재료층(3)에서 개구부(6, 11)에 제공된 부분이 제거된다.
후속하여, 도 2에 도시된 바와 같이, 포토레지스트 마스크(4)를 제거하고, 산화 방지 재료층(3)에서 개구부(6', 11')는 남아있다. 정렬 격자(7)의 위치에서 포토레지스트 마스크(4)의 패턴은 산화 방지 재료층(3)으로 전사되었다. 실리콘 바디(1)는 그후에 예를 들어 열적 산화 와 같은 산화 처리를 하고, 반도체 장치(5)의 위치에서, 일부분 리세스된 산화물 패턴(12)을 형성하여 실리콘 바디(1)에서 활성영역(13)을 정의한다(도 3). 동시에, 정렬 격자(7)의 위치에 제2 넓은 스트립(9)의 각각에 세그먼트되고 일부분 리세스된 산화물 패턴(14)을 제공하고, 이 산화물 패턴은 프로파일링된 표면(15) 및, 실리콘 바디(1)와의 프로파일링된 인터페이스(16)를 가진다. 다음, 산화 방지 재료층(3)의 나머지 부분을 제거한다. 이 단계에서 얻은 결과는 도 3에 도시되어 있다.
본 발명에 따라서, 반도체 장치(5)의 위치에서 개구부(6')에 비해 작도록 반도체 장치(7)의 제2 넓은 스트립(9)의 위치에 비교적 좁은 개구부(11')를 만드는 데, 후속된 열적 산화 동안, 산화물은 개구부(6')에서 동시에 형성된 산화물의 두께보다 작은 두께의 비교적 좁은 개구부(11')에 형성된다. 이것은 정렬 격자(7)의 위치에 실리콘 바디(1)를 정렬시키는 데 필요한 높이차를 생성하는 데 활용되며, 이 높이차는 정렬 격자의 위치에서 산화물이 충분한 두께를 얻는 경우에 생성되는 높이차 보다 작고, 이 충분한 두께는 반도체 장치(5)의 위치에서의 두께이며, 이 예에서 0.5 내지 1.0 ㎛ 범위를 가진다.
따라서, 형성된 정렬 격자(7)(도 3)는 제1 비교적 넓은 스트립(8)으로 구성되며, 실리콘 바디(1)의 표면(2)은 산화물이 없으며, 세그먼트되고 일부분 리세스된 산화물 패턴(14)이 각각 제공되는 제2 비교적 넓은 스트립(9)과 교번한다. 반도체 장치(5)의 더이상의 제조에 필요한 후속된 공정 단계동안, (도시되지 않은) 마스크에 관해 실리콘 바디(1)를 정렬시키는 데 정렬 격자(7)를 사용하며, 이 마스크는 실리콘 바디의 표면상으로 패턴을 이미징하기 위해 이들 공정 단계에 사용된다. 전형적으로 사용되는 정렬 공정 및 웨이퍼 스테퍼로서 지칭되는 정렬 장비에 대한 상세한 설명은 미국 특허 제4,251,160호를 참조한다.
마스크에 관해 실리콘 바디(1)를 정렬시키는 동안, 전술한 방식으로 실리콘 바디에 제공되는 정렬 격자(7)를 레이저빔 또는 또다른 평행빔에 의해 노출시키고, 마스크에 제공되는 상응하는 정렬 격자로 이미징시킨다. 노출된 정렬 격자(7)는 반복적이며 동일한 패턴들간의 규칙적인 간격에 대응하는 피치를 가진 위상-회절 격자로서 동작하고, 이 패턴의 각각은 제2 넓은 스트립(9)에 인접한 제1 넓은 스트립(8)으로 구성된다. 0 이상의 상이한 회절 차수로 정렬 격자(7)에 의해 편향되는 각 서브빔은 마스크에서 대응하는 정렬 격자에 관하여 정렬 격자(7)의 위치에 대한 표시를 포함한다. 특정한 차수로 편향되는 서브빔의 탐지에 의해, 실리콘 바디(1)에 제공되는 정렬 격자(7)의 이미지는 마스크에서 대응하는 정렬 격자와 정확하게 매칭되므로, 실리콘 바디(1)는 마스크에 관해 적절히 정렬된다.
본 예에서, 정렬 격자(7)의 제1 및 제2 넓은 스트립(8, 9)은 1 내지 10 ㎛ 범위의 동일한 폭을 가진다. 동일하게 넓은 제1 및 제2 스트립을 사용하면, 서브빔이 여전히 통상적인 정렬 장비에 사용될 시에 정렬 격자에 의해 제1 회절 차수로 편향되는 서브빔의 강도가 최대가 된다는 이점을 가진다. 제1 및 제2 넓은 스트립(8, 9)는 전술한 범위내에서 교번적으로 상이한 폭을 가질 수 있으며, 1 이상의 회절 차수로 편향되는 서브빔을 사용하는 경우에 유리할 수 있다. 정렬 격자(7)의 피치는 일반적으로 2 내지 20 ㎛의 범위에 있다. 16.0 ㎛의 피치를 사용하면, 이 피치를 기반으로 한 정렬 격자가 통상적인 정렬 설비와 호환가능하다는 이점을 가지며, 이 때 동작은 필요한 경우에 17.6 ㎛의 피치와 공동으로 여전히 16.0 ㎛의 피치를 기반으로 한다. 정렬 오차가 정렬 격자의 피치에 비례하므로, 정렬 격자의 피치는 보다 작은 라인 폭을 가지는 새로운 세대의 집적회로 제조에서 볼때 장래에 감소될 것이며, 보다 정확하고 보다 신뢰성있는 정렬을 얻을 수 있다.
정렬에 사용되는 빛은 일반적으로 500 내지 1100 ㎚의 범위의 파장을 가진다. 예를 들면, 현재 가장 널리 사용되는 정렬 빔인 633 ㎚ 파장을 가진 He-Ne 레이저를 사용할 수 있지만, 1064 ㎚ 파장을 가진 Nd:YAF 레이저 또는 사용되는 반도체 재료에 의해 결정되는 파장을 가지는 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ 다이오브 레이저, 예를 들면, 500 ㎚ 부근의 파장 범위를 가지는 InGaP 또는 대략 1000과 1500 ㎚ 사이의 파장 범위를 가지는 InGaAs를 사용할 수도 있다. 실리콘 바디를 마스크에 관해 정렬시킬 수 있는 정확성과 신뢰성은 정렬빔의 파장과 함께 증가한다.
정렬 오차를 최소화하기 위하여, 일반적으로 제1 넓은 스트립(8) 및 제2 넓은 스트립(9)으로부터 시작하는 편향된 빔들간의 평균 광경로 길이차를 대략 (2n+1)λ/2에 상응하도록 생성하는 데, 여기서, n은 0 보다 크거나 혹은 동일한 정수이며, λ는 정렬에 사용되는 파장이다. 이것은 정렬 격자(7)의 제1 넓은 스트립(8)과 제2 넓은 스트립(9) 사이의 대략 (2n+1)λ/4의 평균 광학 높이차에 해당한다. 특히, 평균 광학 높이차에 대략 λ/4(n=0)를 사용하는 데, 이유는 보다 작은 비교적 좁은 개구부(11')이기 때문이며 보다 작은 피치로 장래에 시프트할 가능성이 있다는 점에서 유리하다.
예를 들어 폴리실리콘과 같은 제1 불투명층의 형성에 앞선 정렬 단계에서, 빛은 일부분 리세스된 산화물 패턴(14)과 실리콘 바디(1) 사이에서 프로파일링된 인터페이스(16)에서 세그먼트되고 일부분 리세스된 산화물 패턴(14)이 각각 제공된 제2 넓은 스트립(9)의 위치에서 반사된다. 실리콘 바디의 표면에 산화물이 없을 시 제1 넓은 스트립(8)의 위치에서, 실리콘 바디(1)의 표면(2)에서 빛이 반사된다. 비교적 좁은 개구부(11')에서 산화물 두께가 정렬 격자의 위치에서 대략 0.1 내지 0.4 ㎛의 범위인 경우에, 제1 및 제2 넓은 스트립(8, 9)간에 대략 λ/4 의 평균 광학 높이차가 얻어진다는 것을 알았다.
열적 산화 공정 및, 산화 방지 재료층(3)의 나머지 부분을 후속하여 제거한 후, 반도체 장치(5)의 위치에 게이트 산화물(17)을 제공한다(도 4). 다음, 이 예에서 폴리실리콘층(18)인 제1 불투명층을 제공한다. 반도체 장치(5)의 위치에서, 폴리실리콘층(18)에 필요한 경우에 예를 들면, 인으로 도핑한 후에 패턴을 제공하는 데, 이는 게이트 전극(19)으로서 사용될 수 있다. 후속하여, 반도체 장치(5)의 위치에, 이 예에서 n-도전형인 제2 도전형의 소스 및 드레인 형성 실리콘 영역(20, 21)을 주입을 통해 형성하고, 일부분 리세스된 산화물 패턴(12) 및 게이트 전극(19)은 함께 마스크로서 동작한다. 이 단계의 결과는 도 4에 도시되어 있다.
도 5에 도시된 바와 같이, 후속하여 반도체 장치(5)의 위치에 본 예에서 실리콘 산화물로써 만들어지는 유전층(22)을 형성하고, 한편으로 소스와 드레인-형성 실리콘 영역(20, 21) 및 다른 한편으로 이 예에서 알루미늄으로 만들어지는 제1 금속층(23) 사이에 접촉부를 제공하기 위한 접촉 홀을 제공하고, 금속층은 표면에 제공된 후에 반도체 장치(5)의 위치에서 패턴화된다. 그후, 반도체 장치(5)의 위치에서, 본 예에서 실리콘 산화물인 경우에 만들어지는 다른 유전층(24)을 형성하고 본 예에서 알루미늄으로 만들어지는 제1 금속층(23)과 제2 금속층 간에 접촉을 제공하기 위한 접촉 홀을 제공하고, 알루미늄은 표면상에 제공된 후에 반도체 장치(5)의 위치에서 패턴화된다. 상기 층에서의 전술한 접촉 홀의 형성 동안, 정렬 격자(7)의 위치에서 유전층(22, 24)을 제거한다. 유전층(22, 24)을 위해 실리콘 산화물 대신에 다른 적당한 전기절연 물질, 예를 들면 실리콘 니트리드를 사용할 수 있다. 또한, 금속층(23, 25)은 알루미늄과 다른 재료, 예를 들면, 텅스텐 또는 다른 적당한 금속 또는 금속조합으로써 만들어 질 수 있다.
본 예에서 폴리실리콘층(18)에 사용되는 빛에 영향받지 않는 제1 층의 형성 후의 정렬 단계에서, 빛의 반사는 본 예에서 폴리실리콘층(18)인 불투명층인 마지막으로 제공되는 층의 표면에 제1 넓은 스트립(8)과 제2 넓은 스트립(9)의 모두의 위치에서, 그리고, 제1 금속층(23) 또는 제2 금속층의 위치에서 발생한다. 비교적 좁은 개구부(11')에서 산화물의 두께가 정렬 격자(7)의 위치에서 대략 0.1 내지 0.4 ㎛의 범위를 가지는 경우에, 이 단계에서 제1 넓은 스트립(8)과 제2 넓은 스트립(9)간에 대략 λ/4의 평균 광학 높이차를 얻을 수 있다는 것을 알 수 있었다.
도 6은 선행된 정렬 격자에 관해 90도를 통해 각각 회전하는 4개의 정렬 격자(27, 28, 29, 30)를 포함하는 큰 스케일의 글로벌 정렬 마커(26)를 도시하는 데, 상기 정렬 격자는 본 발명에 따르는 방법에 의해 만들어 진다. 도 3에 도시된 바와 같이, 정렬 격자의 각각은 교번하는 실리콘 바디의 표면에 리세스된 산화물이 없는 제1 비교적 넓은 스트립(8)과, 세그먼트되고 일부분 리세스된 산화물 패턴(14)을 제각기 가지는 제2 비교적 넓은 스트립(9)에 의해 형성되는 패턴에 대응하도록 제공된다. 글로벌 정렬 마커(26)는 2차원 정렬 마커이며, 정렬 격자(27, 29)는 X 방향으로 정렬시에 사용되고, 정렬 격자(28, 30)는 Y 방향으로 정렬시에 사용된다. 정렬 격자(27, 28)는 2 내지 20 ㎛ 범위의 동일한 피치 P1을 가지는 반면에, 정렬 격자(29, 30)는 2 내지 20 ㎛ 범위, 예를 들면, 17.6 ㎛인 상이한 피치 P2를 가진다. 상이한 피치를 사용하면 일반적으로 X 방향 뿐만 아니라 Y 방향으로 정렬 마커의 포착 범위가 증가하게 된다. 각 정렬 격자는 예를 들면, 200×200 ㎛의 표면 영역을 차지할 수 있다. 결과적으로, 글로벌 정렬 마커(26)는 대략 400×400 ㎛의 전체 표면 영역을 차지한다. 미국 특허 제4,251,160호에서 기술한 바와 같이, 2차원 정렬 마커는 본 예에서 표시하는 형태와 다른 형태를 가질 수 있다.
소위 글로벌 정렬인 마스크에 관해 전체 실리콘 바디(1)를 정렬시키기 위하여, 실리콘 바디의 표면(2)에 적어도 두개의 글로벌 정렬 마커(26)를 제공하어, 이 마커는 개별적으로 실리콘 바디 외부 영역의 에지에 제공되고, 여기서 마스크 패턴이 이미징된다. 마스크 패턴에 관해 상기 각 영역을 개별적으로 정렬시킬 수 있도록, 때대로 글로벌 정렬 마커 뿐만 아니라 로컬 정렬 마커를 실리콘 바디의 표면에 제공하고, 로컬 정렬 마커는 일반적으로 예를 들면 80×400 ㎛와 같이 글로벌 정렬 마커보다 작고, 전술한 영역을 서로 분리시키는 소위 기록 회선에 위치한다. 또한, 이들 로컬 정렬 마커는 2차원이며 일반적으로 서로에 대해 90도로 회전하는 두개의 정렬 격자로 구성되고, 2 내지 20 ㎛ 범위의 동일 피치를 가지며, 한 정렬 격자는 X 방향을 정렬시키는 데, 다른 한 정렬 격자는 Y 방향으로 정렬시키는 데 사용된다.
당업라자면 본 발명이 본 명세서에 기술한 예로 제한되지 않으며, 본 발명의 범주내에서 다수의 변경을 행할 수 있을 것이라는 것을 명백히 알 수 있을 것이다. 예를 들면, 본 명세서에 지시된 제1 및 제2 금속층에 부가하여, 다른 유전층에 의해 반도체 장치의 위치에서 서로 전기절연되는 다른 금속층을 제공할 수 있다. 또한, 제1 넓은 스트립과 제2 넓은 스트립은 연속적인 대신에 인터럽트될 수 있다는 것도 명백하다. 또한, 예를 들면, TiN 또는 Ti/TiN과 같은 비반사층 및 장벽층을 사용할 수 있다. 게다가, 유전층은 정렬 게이트의 위치에 남아있을 수 있고, 그후에, 정렬 동안 사용되는 빛에 대한 이들 층의 투명성의 결과로, 불투명층인 본 예에서 폴리실리콘층 또는 금속층인 마지막으로 제공되는 층의 표면상에 정렬을 할 수 있다. 물론, n-도전형인 실리콘 바디 및, p-도전형인 소스 및 드레인-형성 실리콘 영역에도 가능하다.

Claims (11)

  1. 실리콘 바디의 표면상에 패턴을 이미징하기 위한 다수의 연속된 공정 단계에 사용되는 마스크에 관하여 실리콘 바디를 정렬하기 위한 정렬 격자가 표면에 제공되는 실리콘 바디에서 반도체 장치, 특히 집적회로를 제조하는 방법에 있어서, 상기 정렬 격자를 인접한 고지 및 골(Valleuy) 스트립 형태로 제공하고, 상기 표면에는 산화로부터 상기 실리콘 바디를 보호하는 재료 마스크를 제공하고, 상기 마스크에 상기 반도체 장치의 위치에 개구부를 제공하고, 그후, 상기 실리콘 바디에 산화에 의한 산화물 패턴을 제공하고, 상기 패턴을 그의 두께의 적어도 일부분에 걸쳐 상기 실리콘 바디에서 리세스하여 상기 실리콘 바디에 활성영역을 정의하는 상기 방법은,
    상기 정렬 격자 및 상기 일부분 리세스된 산화물 패턴을 동시에 제공하고, 제1 넓은 스트립을 포함하도록 생산할 상기 정렬 격자의 위치에 산화로부터의 보호 하는 상기 재료를 제공되고, 상기 표면은 리세스된 산화물이 전혀 없으며, 상기 제1 넓은 스트립은 산화로부터의 보호 재료의 비교적 좁은 스트립의 부-패턴에 의해 각각 형성되는 제2 넓은 스트립과 교번하고, 좁은 스트립은 상기 반도체 장치의 위치에서 개구부 보다 작은 비교적 좁은 개구부에 의해 서로 분리되며, 이후에, 산화 동안, 상기 제2 넓은 스트립의 각각에 프로파일링된 표면을 가지는 세그먼트되고 일부분 리세스된 산화물 패턴을 제공하고, 상기 비교적 좁은 개구부는 상기 정렬 격자에서 상기 리세스된 산화물 패턴이 상기 반도체 장치에서 동시에 형성된 리세스된 산화물 패턴 보다 얇도록 소정 폭을 가지는 반도체 장치를 제조하는 방법.
  2. 제 1 항에 있어서,
    산화 방지 재료를 제거한 후에, 상기 실리콘 바디의 표면에 제1 불투명층을 제공하고,
    상기 불투명층의 제공에 선행하는 공정 단계 및 후속 공정 단계 모두에서, 상기 적절한 공정 단계에 사용되는 상기 마스크에 관해 상기 실리콘 바디를 정렬시키기 위해 상기 정렬 격자를 사용하는 반도체 장치를 제조하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 정렬 격자의 위치에서 평균 광학 높이차를 상기 제1 및 제2 넓은 스트립 간에 얻는 방식으로, 상기 정렬 격자에서 상기 리스세된 산화물 패턴을 제공하고, 상기 평균 광학 높이차는 대략 (2n+1)λ/4에 상응하며, 여기서, n은 0보다 크거나 같은 정수이며, λ는 정렬에 사용되는 광의 파장인 반도체 장치를 제조하는 방법.
  4. 제 3 항에 있어서,
    상기 평균 광학 높이차로서 대략 λ/4를 사용하는 반도체 장치를 제조하는 방법.
  5. 제 4 항에 있어서,
    상기 정렬 격자에서 상기 리세스된 산화물 패턴은 대략 0.1 내지 0.4 ㎛ 범위의 평균 두께를 가지도록 제공되는 반도체 장치를 제조하는 방법.
  6. 제 5 항에 있어서,
    상기 반도체 장치에서 상기 리스세된 산화물 패턴은 0.5 내지 1.0 m 범위의 두께를 가지도록 제공되는 반도체 장치를 제조하는 방법.
  7. 제 1 항 내지 제 6 항중의 어느 한 항에 있어서,
    상기 정렬 격자에 2 내지 20 ㎛ 범위의 피치를 제공하는 반도체 장치를 제조하는 방법.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 넓은 스트립은 적어도 사실상 동일한 폭으로 제공되는 반도체 장치를 제조하는 방법.
  9. 제 1 항 내지 제 8 항중의 어느 한 항에 있어서,
    상기 정렬 격자는 서로에 대해 90도를 통해 회전되는 두 인접한 스트립 패턴을 포함하는 로컬 정렬 마커로 상기 실리콘 바디의 표면상에 제공되고, 상기 패턴의 피치는 적어도 사실상 동일한 반도체 장치를 제조하는 방법.
  10. 제 1 항 내지 제 8 항중의 어느 한 항에 있어서,
    상기 정렬 격자는 상기 선행된 스트립 패턴에 관해 90도를 통해 각각 회전하는 4개의 인접한 스트립 패턴을 포함하는 글로벌 정렬 마커에서 상기 실리콘 바디의 표면상에 제공되고. 상기 패턴은 두개의 인접한 패턴의 두 그룹으로 분할될 수 있고, 상기 그룹의 피치는 상이한 반도체 장치를 제조하는 방법.
  11. 제 10 항에 있어서,
    상기 글로벌 정렬 마커는 상기 실리콘 바디의 표면상에 적어도 복제되어 제공되고, 각 글로벌 정렬 마커는 상기 실리콘 바디의 에지 부근의 위치를 차지하는 반도체 장치를 제조하는 방법.
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