KR20010027767A - 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 게이트 라인의 측벽과 비트 라인의 측벽에 산화막 및 질화막으로 구성된 이중막의 스페이서를 형성한다. 여기서 상기 산화막은 질화막 보다 유전율이 낮은 물질이다. 따라서 스페이서의 두께를 증가시키지 않고 상기 비트 라인 및 게이트 라인의 측벽에 질화막과 산화막으로 구성된 이중막의 스페이서를 형성하면, 게이트 라인 사이 및 비트 라인 사이에서 각각 발생하는 기생 커패시터의 전기용량을 감소시킬 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 게이트 라인 및 비트 라인의 측벽에 스페이서를 형성하는 방법에 관한 것이다.
반도체 장치인 디램(DRAM:Dynamic Random Access Memory)에서 데이타를 저장하고 다시 상기 데이타를 불러내기 위해서는 우선 센서 엠프(Senser AMP.)의 센싱(Sensing) 가능한 만큼의 레퍼런스 비트 라인(Reference Bit-Line)과 인식하고자 하는 비트 라인간의 전압차가 있어야 한다. 이와 같이 전압차를 갖도록 하는 변수는 스토리지 커패시터(Storage Capacitor)의 용량과 비트 라인 부하 커패시터의 용량이다. 그러나 반도체 장치가 점점 고집적화 되면서 요구되는 소자 패턴의 크기는 점점 줄어들고 있다. 따라서 스토리지 커패시터가 형성될 면적이 줄어들어 커패시터의 용량확보가 어려워지고 있다. 반면, 소자 패턴의 밀도가 증가하여 인접라인간의 간격이 줄어 들면서 기생 커패시터가 증가하게 된다. 특히 디자인 룰이 점점 작아지는 경우에 포토리소그라피(Photolithography)공정을 진행하면 근접효과에 의해 콘텍이 제대로 형성되지 않고 인접 콘텍과 붙어서 각각의 독립된 콘텍을 형성하지 못하게 된다. 따라서 이와 같은 문제점을 해결하기 위하여 패턴 자체를 크게 형성하고 포토레지스트막과 게이트 라인을 식각 마스크로 사용하여 셀프 얼라인드 콘텍(SAC:Self-Aligned Contact)을 형성하고 있다. 그런데 셀프 얼라인드 콘텍을 형성하는 과정에서 게이트 라인의 구조를 살펴보면, 게이트 라인은 폴리 실리콘과 텅스텐 실리사이드 적층구조이며, 상기 게이트 라인의 측벽에 스페이서가 형성된다. 그리고 상기 스페이서 사이에 도전물질이 채워져 콘텍 패드를 형성하게 된다. 이와 같은 형태의 구조를 보면, 게이트 라인 측벽의 스페이서는 유전물질로 작용하게 되어 게이트 라인과 콘텍 패드, 콘텍 패드와 게이트 라인으로 이루어진 기생 커패시터가 형성된다. 그리고 이와 같은 기생 커패시터의 전기 용량은 상기 게이트 스페이서의 두께와 유전율에 의존하게 된다. 그러나 상기 게이트 라인의 스페이서를 형성하는 물질은 셀프 얼라인드 콘텍의 형성 과정에서 산화막과 식각 선택비를 갖는 질화막이 사용된다. 또한 상기 질화막은 유전율이 높기 때문에 상기 기생 커패시터의 전기용량을 감소시키기 위해서는 상기 게이트 스페이서의 두께를 증가시켜야 한다. 그렇지만 상기 스페이서의 두께를 증가시키면, 게이트 라인간의 폭이 좁아지게 된다. 상기 게이트 라인들 사이의 폭이 줄어들면, 후속 층간 절연막 형성시 게이트 라인들 사이에 보이드가 발생하게 되어 인접 셀간의 상호 간섭이 야기된다.
본 발명의 목적은 게이트 라인들 사이 및 비트 라인들 사이에서 발생되는 기생 커패시터의 전기용량을 감소시키는 반도체 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 평면도를 나타낸 것이다.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 제조 공정을 순차적으로 나타내는 단면도이다.
*도면의 주요 부호에 대한 설명
100 : 반도체 기판 102, 108, 144 : 산화막
104, 140 : 폴리 실리콘 106, 120, 142, 146 : 질화막
122 : 제1 층간절연막 124 : 포토레지스트막
126, 161 : 콘텍 패드 128 : 제2층간 절연막
129, 148 : 콘텍 플러그 147 : 제3층간 절연막
160 : 제4층간 절연막
상술한 목적을 달성하기 위한 본 발명의 특징에 따르면, 게이트 라인이 형성된 반도체 기판상에 산화막 및 질화막을 차례로 형성한다. 상기 산화막 및 질화막을 식각하여 상기 게이트 라인의 측벽에 상기 산화막 및 질화막으로 구성된 이중막의 스페이서를 형성한다. 상기 반도체 기판 전면에 제1층간 절연막을 형성한다. 상기 스페이서 사이의 상기 제1층간 절연막을 식가하여 오프닝을 형성한다. 상기 오프닝에 폴리 실리콘을 채워 콘텍 패드를 형성한다. 이 때 상기 게이트 라인 사이에서 발생되는 기생 커패시터의 전기 용량은 유전물질의 유전율에 비례하고 상기 유전물질의 두께에 반비례한다. 따라서 상기 산화막은 질화막에 비해 상대적으로 유전율이 낮기 때문에 상기 스페이서의 두께를 증가시키지 않고 상기 게이트 라인 사이에 발생하는 기생 커패시터의 전기 용량을 감소시킬 수 있다. 다음, 상기 반도체 기판 전면에 제2층간 절연막을 형성한다. 상기 제2층간 절연막상에 비트 라인을 형성한 후, 다시 산화막 및 질화막을 차례로 형성하여 상기 비트 라인의 측벽에 산화막 및 질화막으로 구성된 이중막의 스페이서를 형성한다. 상기 반도체 기판 전면에 제3층간 절연막을 형성한 후, 상기 제3층간 절연막을 식각하여 상기 비트 라인의 스페이서 사이에 오프닝을 형성한다. 상기 오프닝에 폴리 실리콘을 채워 콘텍 패드를 형성한다.
(실시예)
도 1 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 반도체 기판상에 게이트 라인(200)들이 형성되고 상기 게이트 라인에 의해 콘텍 패드가 형성될 활성영역(202)들이 분리되어 있는것을 보여주며, 상기 콘텍 패드를 형성하기 위해 포토레지스트 패턴(204)들이 형성된 것을 보여주는 반도체 장치의 평면도이다.
도 2 내지 도 4는 상기 도 1의 a-a'의 단면을 나타내는 단면도이다.
도 2를 함께 참조하면, 반도체 기판(100)상에 소자 분리 방법으로써 트렌치가 형성되고 상기 트렌치가 산화막으로 채워진 다음, 화학적 기계적 연막 공정을 통해 상기 산화막이 평탄화 식각되어 소자 분리가 완성된다. 상기 소자 분리 후 웰(Well) 형성 및 트렌지스터의 문턱전압(threshold Voltage)조절을 위해 이온 주입(Ion Implant)공정이 진행된다. (상기 소자 분리 공정 및 이온 주입공정은 도면에 도시하지 않음)
다음, 반도체 기판상(100)에 게이트 산화막(102)이 형성된다. 그리고 상기 게이트 산화막(102)상에 게이트 물질이 형성된다. 즉, 폴리 실리콘(104) 및 질화막(106)이 차례로 형성된 후, 사진공정 및 식각공정을 통해 상기 산화막(102), 폴리 실리콘(104) 및 질화막(106)으로 이루어진 게이트 라인(200)이 형성된다. 이 때 게이트 물질은 여러가지가 사용될 수 있다. 본 발명에서는 폴리 실리콘(104) 및 질화막(106)이 사용되었지만, 폴리 실리콘/텅스텐 실리사이드의 다층막 및 상기 다층막상에 질화막 또는 산화막/질화막의 다층막이 형성될 수 있다.
다음, 상기 게이트 라인의 측벽에 스페이서를 형성하기 위해 상기 반도체 기판(100)전면에 산화막(108) 및 질화막(120)이 차례로 형성된다. 상기 산화막(108) 및 질화막(120)이 에치백(Etch Back)되어 상기 게이트 라인에 산화막(108)과 질화막(120)으로 구성된 이중막의 스페이서가 형성된다. 그런데 상기 스페이서는 상기 게이트 라인 사이에서 발생되는 기생 커패시터의 유전물질로서 작용을 하게 된다. 따라서 종래에 유전율이 다른 물질에 비해 상대적으로 높은 단일 질화막만으로 스페이서를 형성하게 되는 경우, 전기 용량이 큰 기생 커패시터를 형성하게 되어 제품의 동작특성을 열화시키는 원인이 된다. 그러나 본 발명에서 상기 산화막(108)은 질화막(120)에 비해 상대적으로 낮은 유전율을 갖는 물질이기 때문에 게이트 라인 사이에서 발생되는 기생 커패시터의 전기용량이 감소된다. 왜냐하면, 전기용량(Capacitance) C는 유전물질의 유전율 ε과 면적 S에 비례하고 두께 d에 반비례한다. 즉, 다음과 같은 식을 만족하게 된다.
그런데 본 발명에서와 같이 유전물질이 산화막(108)과 질화막(120)의 이중막으로 형성되면, 전기용량 C는
와 같은 관계식을 갖는다. 여기서,은 각각 산화막(108)의 두께와 유전율,,은 질화막(120)의 두께와 유전율을 나타낸다. 따라서 상기 스페이서의 두께를 증가시키지 않고 상대적으로 유전율이 낮은 산화막(108)을 질화막(120)과 함께 게이트 스페이서로 사용하면 기생 커패시터의 전기용량을 감소시킬 수 있다.
다음, 상기 반도체 전면에 제1층간절연막(122)이 형성된 후 게이트 라인에 의해 패드와 패드가 분리될 때 까지 상기 제1층간 절연막(122)이 평탄화 식각된다. 그리고 상기 반도체 기판(100)상에 콘텍 패드 형성을 위한 포토레지스트 패턴(124)이 형성된다.
도 3을 참조하면, 상기 포토레지스트 패턴(124)이 사용되어 상기 게이트 라인 사이의 제1층간 절연막(122)가 식각된다. 다음, 상기 게이트 라인 사이에 폴리 실리콘이 형성되어 콘텍 패드(126)가 완성된다.
도 4를 참조하면, 상기 반도체 기판(100)상에 제2층간 절연막(128)이 형성되고 상기 콘텍 패드(126)상에 비트 라인과 연결되는 콘텍 플러그(129)가 형성된다. 상기 콘텍 플러그상(129)에 비트 라인 형성을 위한 폴리실리콘(140)과 질화막(142)이 증착된다. 다음, 상기 폴리 실리콘(140)과 질화막(142)이 패턴닝되어 비트 라인이 형성된다.
도 5 및 도 6은 상기 도 1의 b-b'의 단면을 나타내는 단면도이다.
도 5를 참조하면, 상기 형성된 비트 라인상에 다시 산화막(144) 및 질화막(146)이 형성된다. 상기 산화막(144) 및 질화막(146)이 식각되어 상기 비트라인의 측벽에 상기 산화막(144)과 질화막(146)으로 구성된 이중막의 스페이서가 형성된다.
도 6을 참조하면, 상기 반도체 기판(100)상에 제3층간 절연막(147)이 형성된 후, 상기 비트 라인사이의 상기 제3층간 절연막(147)이 식각되어 오프닝이 형성된다. 상기 오프닝에 폴리실리콘이 채워지면, 콘텍패드(148)이 형성된다. 따라서 상기 게이트 라인의 스페이서와 마찬가지로 상기 비트 라인의 측벽에 상기 산화막(144)과 질화막(146)으로 구성된 이중막의 스페이서를 형성함으로써 상기 비트 라인 사이에서 발생되는 기생 커패시터의 전기 용량을 감소시킬 수 있다.
다음, 상기 반도체 기판(100)상에 제4층간 절연막이 형성된 후, 상기 콘텍 패드(148)과 커패시터(162)의 하부 전극을 연결하는 콘텍 플러그(148)의 형성된다. 다음 공정으로 상기 콘텍 플러그 상부에 커패시터(162)가 형성된다.
본 발명에 따르면, 게이트 라인 및 비트 라인의 측벽에 산화막 및 질화막으로 구성된 이중막의 스페이서를 형성함으로써 상기 스페이서의 두께를 증가시키지 않고 상기 게이트 라인 및 비트 라인사이에서 발생되는 기생 커패시터의 전기용량을 감소시키는 효과가 있다.
Claims (3)
- 배선들이 형성된 반도체 기판상에 제1절연막 및 제2절연막을 차례로 형성하는 단계와;상기 제2절연막 및 제1절연막을 식각하여 상기 배선들의 측벽에 제1절연막 및 제2절연막으로 구성된 이중막의 스페이서를 형성하는 단계와;상기 반도체 기판 전면에 제3절연막을 형성하는 단계와;상기 스페이서 사이의 제3절연막을 식각하여 오프닝을 형성한 후, 상기 오프닝에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 제1절연막은 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서,상기 제2절연막은 질화막인 것을 특징으로 하는 반도체 장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990039672A KR20010027767A (ko) | 1999-09-15 | 1999-09-15 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
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| KR1019990039672A KR20010027767A (ko) | 1999-09-15 | 1999-09-15 | 반도체 장치 제조 방법 |
Publications (1)
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| KR20010027767A true KR20010027767A (ko) | 2001-04-06 |
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| KR1019990039672A KR20010027767A (ko) | 1999-09-15 | 1999-09-15 | 반도체 장치 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927777B1 (ko) | 2007-10-05 | 2009-11-20 | 주식회사 하이닉스반도체 | 메모리 소자의 제조방법 |
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1999
- 1999-09-15 KR KR1019990039672A patent/KR20010027767A/ko not_active Application Discontinuation
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| KR100927777B1 (ko) | 2007-10-05 | 2009-11-20 | 주식회사 하이닉스반도체 | 메모리 소자의 제조방법 |
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