KR20010019668A - Method of forming top gate type Thin Film Transistor - Google Patents

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Abstract

PURPOSE: A method for forming a top-gate polysilicon thin film transistor is provided so that a burning phenomenon of photoresist can be prevented and damage of a polysilicon structure can be reduced by implanting highly-doped ions at a low energy. CONSTITUTION: A polysilicon pattern(23) is formed on a substrate(10). A gate insulating film is formed on the polysilicon pattern(23). A gate film is stacked on the gate insulating film. A photoresist pattern(21) is formed according to a photolithography process. A gate pattern(27) is formed according to an etching process using the photoresist pattern(23) as an etching mask. A gate insulating film pattern(25) is formed according to a succeeding etching process. Thereafter, highly-doped low energy ions are implanted by using the photoresist pattern(21) as an ion implantation mask. Accordingly, a burning phenomenon of the photoresist can be prevented in ion implantation, and damage of the polysilicon structure can be reduced according to the highly-doped low energy ion implantation. As a result, an annealing energy is decreased to solve many annealing problems. Moreover, impurity ions are implanted into the polysilicon without passing through the gate insulating film.

Description

탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 { Method of forming top gate type Thin Film Transistor }Method of manufacturing top gate polysilicon thin film transistor {Method of forming top gate type Thin Film Transistor}

본 발명은 탑 게이트(Top Gate)형 폴리실리콘 박막트랜지스터 제조방법에 관한 것으로서, 보다 상세하게는 포토레지스트를 이온주입 마스크로 사용할 때의 기존의 공정상의 문제점을 완화시키거나 해결할 수 있는 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a top gate polysilicon thin film transistor, and more particularly, a top gate type poly that can alleviate or solve the problems of the existing process when using a photoresist as an ion implantation mask. It relates to a silicon thin film transistor manufacturing method.

근래에 표시장치와 관련하여 가장 활발하게 발전하고 있는 분야는 LCD 분야라고 할 수 있으며 특히 액티브 매트릭스 타입의 TFT LCD 분야의 발전은 현저한 것이다. LCD는 개략적으로 두 장의 기판 사이에 액정을 주입하고 기판의 내측에 형성된 두 전극에 전압을 인가하여 사이에 존재하는 액정의 배열을 조절함으로써 기판에 부착되는 편광판과의 관계에서 빛을 투과시키거나 차단시키는 원리를 이용한 것이다.In recent years, the most actively developing field in relation to the display device is the LCD field, and the development of the active matrix type TFT LCD field is remarkable. The LCD roughly injects liquid crystal between two substrates and applies voltage to two electrodes formed inside the substrate to adjust the arrangement of liquid crystals therebetween, thereby transmitting or blocking light in relation to the polarizing plate attached to the substrate. The principle is to use.

TFT LCD는 표시장치의 화면를 이루는 개개 화소의 전극을 비선형 소자인 트렌지스터를 이용하여 조절하는 것으로 이때 트렌지스터는 반도체 박막을 이용하여 유리기판상에 형성된다. 그리고 TFT LCD는 사용되는 반도체 박막의 특성에 따라 아몰퍼스 실리콘 타입과 폴리 실리콘 타입으로 크게 나눌 수 있다.The TFT LCD controls the electrodes of the individual pixels forming the screen of the display device by using a transistor, which is a nonlinear element, in which the transistor is formed on a glass substrate using a semiconductor thin film. TFT LCDs can be roughly divided into amorphous silicon type and polysilicon type according to the characteristics of the semiconductor thin film used.

어느 경우나 공정 비용을 줄이고 수율을 높이기 위해 공정에서의 노광 단계의 수를 줄이려는 노력이 이루어지고 있는데, 아몰퍼스 실리콘의 경우 낮은 온도에서 CVD를 이용하여 형성할 수 있으므로 유리기판을 이용하는 LCD의 특성상 유리한 점이 있다. 그러나 아몰퍼스 실리콘의 경우 캐리어의 이동도가 낮아서 빠른 동작특성을 요하는 구동회로의 트랜지스터 소자를 형성하는 용도로는 적합하지 않다. 이러한 사실은 LCD의 구동을 위한 IC는 별도로 제작하여 LCD 판넬 주변부에 부착하여 사용해야 한다는 것을 의미하며 구동 모듈을 위한 공정이 증가하여 LCD 제작 비용이 상승하게 된다.Either way, efforts are being made to reduce the number of exposure steps in the process in order to reduce process costs and increase yields.Amorphous silicon can be formed using CVD at low temperatures, which is advantageous due to the characteristics of LCDs using glass substrates. There is a point. However, amorphous silicon is not suitable for forming a transistor element of a driving circuit requiring low operating characteristics due to low carrier mobility. This fact means that the IC for driving the LCD must be manufactured separately and attached to the LCD panel periphery, and the LCD manufacturing cost increases due to the increased process for the driving module.

한편, 폴리 실리콘은 아몰퍼스 실리콘에 비해 캐리어의 이동도가 훨씬 크고 따라서 구동회로용 IC를 제작하기 위해서도 사용할 수 있다. 그러므로 폴리 실리콘을 LCD의 TFT 형성을 위한 반도체 박막으로 사용할 경우 일련의 공정을 통해 동일 유리기판에 화소전극을 위한 TFT 소자와 구동회로용 TFT 소자를 함께 형성할 수 있다. 이는 LCD 제작에서 모듈 공정의 비용을 절감하는 효과를 가져오며 동시에 LCD의 소비전력을 낮출 수 있도록 한다.On the other hand, polysilicon has a much higher mobility of carriers than amorphous silicon, and thus can be used to manufacture ICs for driving circuits. Therefore, when polysilicon is used as a semiconductor thin film for forming TFT of LCD, TFT device for pixel electrode and TFT device for driving circuit can be formed together on the same glass substrate through a series of processes. This has the effect of reducing the cost of the module process in LCD manufacturing, and at the same time lowers the power consumption of the LCD.

그러나 폴리 실리콘을 사용하는 경우, 글래스 기판에 폴리 실리콘 박막을 형성하기 위해서는 먼저 아몰퍼스 실리콘 박막을 저온 CVD 공정을 통해 형성하고 여기에 레이저 광선을 조사하는 등의 결정화를 위한 부가 공정이 필요하며, 캐리어 이동도가 높은만큼 형성된 트랜지스터에서 게이트 전압이 OFF 되는 순간 누설전류 (OFF Current)가 과도하게 흘러 화소부에서 충분한 전계를 유지시키지 못하는 문제가 있다. 이러한 누설전류의 발생을 억제하는 방법으로는 박막 트랜지스터의 소오스 및 드레인 영역과 채널과의 접합부에 불순물 농도가 낮게 이온주입 한 LDD 영역 또는 불순물 이온주입이 되지 않은 오프셋(off set) 영역을 두어 누설전류에 대한 배리어(barrier)로 작용하도록 하는 방법을 일반적으로 사용한다. 또한 N채널과 P채널의 박막트랜지스터를 하나의 기판에 형성하여야 하므로 N채널 박막트랜지스터를 형성하는 공정 가운데 P채널은 이온주입을 막기 위해 보호층으로 봉인되고 P채널박막트랜지스터를 형성하는 동안에는 N채널 영역 또한 보호층으로 봉인되어야 한다.However, in the case of using polysilicon, in order to form a polysilicon thin film on a glass substrate, an amorphous silicon thin film is first formed through a low temperature CVD process and an additional process for crystallization such as irradiating a laser beam is required. When the gate voltage is turned OFF in the transistor formed by the high degree, the leakage current (OFF Current) is excessively flowed, thereby preventing a sufficient electric field from being maintained in the pixel portion. As a method of suppressing the occurrence of the leakage current, the LDD region having low impurity concentration or an offset region without impurity ion implantation is provided at the junction between the source and drain regions of the thin film transistor and the channel. It is generally used to act as a barrier to the. In addition, since the N-channel and P-channel thin film transistors must be formed on one substrate, the P-channel is sealed with a protective layer to prevent ion implantation and the N-channel region is formed during the formation of the P-channel thin film transistor. It must also be sealed with a protective layer.

폴리실리콘 박막트랜지스터를 형성하기 위한 이러한 공정상에 추가로 고려할 점들은 포토리소그래피 공정의 수를 늘리므로 폴리실리콘형 박막트랜지스터의 제조를 어렵게 한다. 그리고 LDD형성과 N 및 P 채널의 형성에는 이온주입 공정이 필요한데 이러한 이온주입이 높은 에너지로 다량으로 이루어질 경우 이온주입 에너지가 결국 대부분 열로 변환되어 기판의 온도를 높이는 작용을 한다. 경우에 따라서는 글래스 기판에 허용될 수 없는 온도까지 기판 온도를 높여 공정을 불가능하게 할 수도 있으나 그런 높은 온도까지 가지 않더라도 기판상에 에칭 마스크로 혹은 이온주입 마스크로 도포되어 있는 포토레지스트를 변성시키는 포토레지스트 버닝(Burnning) 현상을 일으킬 수 있다.Further considerations in this process for forming polysilicon thin film transistors increase the number of photolithography processes, making it difficult to manufacture polysilicon thin film transistors. In addition, the LDD formation and the formation of the N and P channels require an ion implantation process. When the ion implantation is made with a large amount of energy, the ion implantation energy is eventually converted into heat, thereby increasing the temperature of the substrate. In some cases, the process may be impossible by increasing the substrate temperature to an unacceptable temperature for the glass substrate. However, the photoresist is used to denature the photoresist applied to the substrate as an etching mask or an ion implantation mask even if the temperature is not reached. It may cause resist burning.

포토레지스트 버닝은 포토레지스트 위로 이온주입을 할 때 이온주입 에너지가 열로 전환되는 데에 기인하기도 하지만 이온주입시의 개개 이온이 가진 에너지가 직접 반응을 촉발시켜 포토레지스트의 물성을 변화시키는 현상으로 보이며, 이는 동일한 열을 포토레지스트에 가했을 때 포토레지스트의 변화를 비교해보아도 알 수 있다. 변성된 포토레지스트는 일반적인 포토레지스트와 달리 스트립 공정을 통해 잘 제거되지 않고 공정상 파티클로 여러 가지 불량을 일으킬 수 있으므로 포토레지스트 버닝을 일으키는 이온주입은 불가능하게 된다.Photoresist burning is caused by the conversion of ion implantation energy into heat when ion implanted onto the photoresist, but it appears that the energy of individual ions at the time of ion implantation triggers a direct reaction to change the properties of the photoresist. This can be seen by comparing the change in photoresist when the same heat is applied to the photoresist. Unlike the general photoresist, the modified photoresist does not remove well through the strip process and may cause various defects due to particles in the process, thereby making ion implantation that causes photoresist burning impossible.

이러한 폴리실리콘 박막트랜지스터 제조상의 문제점을 해결하기 위해 근래에 개발된 기술로는 게이트 보조막에서의 언더컷을 이용한 LDD 형성방법이 있다. 이 방법에서는 우선, 기판에 폴리실리콘 패턴, 게이트 절연막 및 게이트막을 형성한다. 그리고 LDD 구조가 필요없는 P형 트랜지스터의 게이트 패턴을 먼저 형성한다. 이때는 일반적 포토리소그래피와 에칭이 이용된다. 그리고 잔류된 포토레지스트를 제거하고 P형 이온주입을 실시한다. 이때 N형 트랜지스터의 영역은 게이트막이 그대로 덮여 있으므로 이온주입으로부터 보호된다. 다음으로는 기판 전체에 금속재질의 게이트 보조막을 적층한 다음 P형 트랜지스터 영역은 게이트 보조막이덮인 채로 두고 LDD 구조가 필요한 N형 트랜지스터 영역에서는 게이트막과 게이트 보조막으로 된 게이트 패턴을 형성한다. 이때도 포토리소그래피와 식각을 이용하는데 식각은 습식식각 같은 등방성 식각방법을 사용한다. 또한 이때 게이트막과 게이트 보조막의 재질 차이와 등방성 식각의 언더 컷 현상을 이용하여 게이트 보조막 패턴이 게이트막 패턴보다 바깥쪽으로 튀어나오게 형성한다. 그리고 이 두 막으로 이루어진 게이트 패턴 위로 고농도 N형 이온주입을 실시한다. 이전에 잔류 포토레지스트막은 제거된다. 이어서 게이트 보조막을 제거하고 저농도 이온주입을 실시한다. 이때 P형 트랜지스터 영역에서도 게이트 보조막이 제거되므로 전체적으로 N형과 P형 트랜지스터의 기본적 게이트 소오스 드레인 구조가 형성된다.In order to solve the problem of manufacturing a polysilicon thin film transistor, a technique recently developed is an LDD forming method using an undercut in a gate auxiliary layer. In this method, first, a polysilicon pattern, a gate insulating film and a gate film are formed on a substrate. The gate pattern of the P-type transistor, which does not require the LDD structure, is formed first. In this case, general photolithography and etching are used. Then, the remaining photoresist is removed and P-type implantation is performed. At this time, the region of the N-type transistor is protected from ion implantation because the gate film is covered as it is. Next, a metal gate auxiliary film is stacked on the entire substrate, and then the P-type transistor region is covered with the gate auxiliary film, and in the N-type transistor region requiring the LDD structure, a gate pattern consisting of the gate film and the gate auxiliary film is formed. In this case, photolithography and etching are used, and the etching uses an isotropic etching method such as wet etching. In addition, the gate auxiliary layer pattern is formed to protrude outward from the gate layer pattern by using the material difference between the gate layer and the gate auxiliary layer and the undercut phenomenon of isotropic etching. Then, high concentration N-type ion implantation is performed on the gate pattern composed of these two films. The remaining photoresist film is previously removed. Subsequently, the gate auxiliary film is removed and low concentration ion implantation is performed. In this case, since the gate auxiliary layer is also removed in the P-type transistor region, the basic gate source drain structures of the N-type and P-type transistors are formed as a whole.

게이트 보조막에서 언더컷을 이용한 LDD 형성방법에 따르면 이온주입이 이루어질 때 포토레지스트는 기판상에 전혀 남지 않게 되므로 게이트막 혹은 게이트 보조막이 이온주입 마스크의 역할을 하고 포토레지스트 버닝에 따른 문제점을 없앨 수 있다. 그러나 이 기술에서는 게이트막으로 알미늄이나 알미늄 합금, 게이트 보조막으로 알미늄과의 식각액에 대한 식각선택비를 크게 할 수 있는 크롬을 사용하는데 게이트 보조막이 공정중 완전히 제거되지 않고 잔류하면서 이온주입에 대한 어닐링을 실시할 때 게이트막이 알미늄 네드뮴(AlNd)의 경우에는 크롬과 네드뮴의 작용으로 게이트 패턴 부분부분에 핀홀(pin hole)이 생기는 문제점이 있다.According to the LDD formation method using the undercut in the gate auxiliary layer, since the photoresist does not remain on the substrate when the ion implantation is performed, the gate layer or the gate auxiliary layer acts as an ion implantation mask and eliminates the problems caused by photoresist burning. . However, this technology uses chromium, which can increase the etch selectivity of aluminum, aluminum alloy, and gate as an etching solution for aluminum as a gate film.The gate auxiliary film is not completely removed during the process and remains annealed for ion implantation. When the gate film is made of aluminum nemium (AlNd), there is a problem in that a pin hole is formed in a portion of the gate pattern due to the action of chromium and nemium.

또한 게이트막으로 이루어진 게이트 패턴은 게이트 보조막으로 크롬을 사용하면서 식각시 측방에서 식각이 진행된 관계로 측벽이 수직과 이루는 각이 80°정도로 크다. 게이트 패턴이 이렇게 단차가 확연하게 형성되고 그 위에 적층되는 층간절연막의 두께가 얇아 단차가 그대로 드러날 경우 게이트 패턴 위로 지나가게 되는 데이터 배선은 게이트 패턴으로 인하여 단차가 드러난 곳에서 적층 불균일 및 스트레스 작용으로 배선 일부가 떼어져 나가고 폭이 줄어드는 노치(notch) 현상 혹은 배선이 절단되는 단선현상이 발생하기 쉽다.In addition, the gate pattern made of the gate layer has a large angle of about 80 ° with the sidewall perpendicular to the etching process from the side during etching while using chromium as the gate auxiliary layer. When the step pattern is clearly formed in the gate pattern and the thickness of the interlayer insulating film stacked thereon is so thin that the step is revealed, the data wiring that passes over the gate pattern is uneven and stressed in the place where the step is exposed due to the gate pattern. Notch phenomenon where part is separated and width is reduced, or disconnection of wires are likely to occur.

본 발명은 기존의 탑 게이트 방식 폴리실리콘 박막트랜지스터를 제조함에 있어서 현재까지 개발된, 포토레지스트를 이온주입 마스크로 사용하는 공정과 게이트 보조막을 이온주입 마스크로 사용하는 경우에서 각각 발생할 수 있는 문제점들을 해결할 수 있는 새로운 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법을 제공하는 것을 목적으로 한다.The present invention solves problems that may occur in the process of using a photoresist as an ion implantation mask and a gate auxiliary layer as an ion implantation mask, which have been developed so far in manufacturing a conventional top gate polysilicon thin film transistor. An object of the present invention is to provide a method for manufacturing a new top gate polysilicon thin film transistor.

도1에서 도11까지는 본 발명의 일 실시예에 따른 탑 게이트형 폴리실리콘 박막트랜지스터의 제조방법을 나타내는 공정 단면도이다.1 to 11 are cross-sectional views illustrating a method of manufacturing a top gate polysilicon thin film transistor according to an embodiment of the present invention.

도12는 도1에서 도11과 같은 과정을 통해 형성된 톱 게이트형 폴리실리콘 박막트랜지스터 액정표시장치의 개별 화소부 평면도이다.FIG. 12 is a plan view of individual pixel portions of the top gate type polysilicon thin film transistor liquid crystal display device formed through the process of FIG.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10: 기판 11: 블로킹층(blocking layer)10: substrate 11: blocking layer

12: 버퍼 패턴(buffer pattern) 13: 폴리실리콘층12: buffer pattern 13: polysilicon layer

15: 게이트 절연막 17: 게이트막15: gate insulating film 17: gate film

21,31: 포토레지스트 패턴 23: 폴리실리콘 패턴21,31 photoresist pattern 23 polysilicon pattern

25,35: 게이트 절연막 패턴 27,37: 게이트막 패턴25,35: gate insulating film pattern 27,37: gate insulating film pattern

26: 드레인 영역 28: 소오스 영역26: drain region 28: source region

34: LDD(Lightly doped drain) 41: 층간절연막34: LDD (Lightly doped drain) 41: interlayer insulating film

42: 금속층 44: 게이트42: metal layer 44: gate

46: 스토리지 캐퍼시터 51: 보호막46: storage capacitor 51: protective film

52,90: 화소전극 75,76,77: 콘택52,90: pixel electrode 75,76,77: contact

85: 게이트 라인 86: 데이터 라인85: gate line 86: data line

89: 캐퍼시터 라인 91,92: 콘택89: capacitor line 91,92: contact

93: 연결판93: connecting plate

상기 목적을 달성하기 위한 본 발명 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법은 기판에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위로 게이트막을 적층하는 단계, 포토리소그래피를 통해 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 식각을 통해 게이트막 패턴을 형성하고 계속되는 식각을 통해 게이트 절연막 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이온주입 마스크로 고농도 저에너지 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 한다.The method of manufacturing a top gate polysilicon thin film transistor of the present invention for achieving the above object comprises the steps of forming a polysilicon pattern on a substrate, forming a gate insulating film over the polysilicon pattern, stacking a gate film over the gate insulating film, Forming a photoresist pattern through photolithography, forming a gate layer pattern through etching the photoresist pattern as an etch mask, and forming a gate insulating layer pattern through subsequent etching, and forming the gate resist pattern as an ion implantation mask It is characterized by comprising a step of performing a high concentration low energy ion implantation.

본 발명에서 핵심을 이루는 부분은 종래에는 포토레지스트 버닝을 일으키던 단계인 고농도 고에너지 이온주입 단계가 고농도 저에너지 이온주입 단계로 바뀌어 포토레지스트 버닝을 억제하는 것과 저에너지 이온주입이 가능하도록 하기 위한 사전의 게이트 절연막 제거 단계가 추가된 것이다.The key part of the present invention is a high-density high-energy ion implantation step, which is a step that causes photoresist burning in the past, to a high-density low-energy ion implantation step to suppress photoresist burning and to enable low-energy ion implantation. A removal step has been added.

본 발명은 탑 게이트형 폴리실리콘 박막트랜지스터를 전제로 하는 것이므로 대개의 실시에 있어서 N형 이온주입과 P형 이온주입이 별도의 이온주입 마스크를 가지고 진행될 수 있도록, 그리고 N형 트랜지스터 영역에는 LDD 영역 혹은 오프 셋 영역이 형성될 수 있도록 세부적인 단계들이 구비되어야 할 것이다.Since the present invention is based on a top gate polysilicon thin film transistor, in most implementations, the N-type implantation and the P-type implantation can proceed with a separate ion implantation mask, and the LD-type region or the N-type transistor region Detailed steps must be provided so that an offset region can be formed.

이하 도면을 참조하면서 본 발명의 탑 게이트 방식 폴리실리콘 박막트랜지스터의 제조방법을 실시예를 통해 좀 더 살펴보기로 한다.Hereinafter, a method of manufacturing the top gate polysilicon thin film transistor of the present invention will be described with reference to the accompanying drawings.

도1은 글래스 기판(10)에 블로킹층(11)으로 실리콘 산화막이 2000Å 적층되고 그 위에 N형 불순물이 도핑된 아몰퍼스 실리콘 800Å이 증착되고 가공되어 버퍼 패턴(12)이 형성된 다음 그 위로 폴리실리콘층(13) 500Å 내지 800Å이 적층된 상태를 나타낸다. 블로킹층(11)과 버퍼 패턴(12)은 생략될 수 있는 것이며, 폴리실리콘층(13)은 아몰퍼스 실리콘을 증착시킨 다음 레이저 재결정작업을 통해 형성한 것이다. 재결정작업 전에 기판의 후면에 증착되어 있던 아몰퍼스 실리콘은 제거시킨다.FIG. 1 shows a silicon oxide film deposited on a glass substrate 10 as a blocking layer 11 with 2000 microseconds of silicon oxide film and 800 microseconds of amorphous silicon doped with N-type impurities thereon deposited and processed to form a buffer pattern 12, and then a polysilicon layer thereon. (13) A state where 500 to 800 ms is stacked. The blocking layer 11 and the buffer pattern 12 may be omitted, and the polysilicon layer 13 is formed by depositing amorphous silicon and then laser recrystallization. Amorphous silicon deposited on the backside of the substrate prior to recrystallization is removed.

도2는 도1의 상태에서 포토리소그래피와 에칭을 통해 트랜지스터의 액티브 영역을 구성할 폴리실리콘 패턴(23)을 형성하고 포토레지스트를 제거한 다음 그 위로 게이트 절연막(15)과 게이트막(17)을 적층한 상태를 나타낸다. 게이트 절연막(15)은 실리콘 산화막을 1000Å 정도 적층하여 형성하며, 게이트막(17)은 주로 알미늄 네드뮴(AlNd) 합금을 2000Å 내지 3000Å 적층하여 형성한다. 게이트막은 일반적으로 알미늄 함유금속과 몰리브덴 함유금속의 2층 구조, 알미늄 함유금속과 경우에 따라서는 크롬의 2층 구조를 사용할 수도 있으나 게이트 패턴을 형성하기 위한 식각에서 언더컷을 이루는 형태나 이온도핑 후의 어닐링 단계에서의 문제점이 없는 금속을 사용해야 한다.FIG. 2 forms a polysilicon pattern 23 to form the active region of the transistor through photolithography and etching in the state of FIG. 1, removes the photoresist, and then stacks the gate insulating film 15 and the gate film 17 thereon. Indicates a state. The gate insulating film 15 is formed by stacking about 1000 실리콘 of silicon oxide film, and the gate film 17 is mainly formed by stacking 2000 Å to 3000 알 of aluminum-neodymium (AlNd) alloy. In general, a gate layer may be a two-layer structure of an aluminum-containing metal and a molybdenum-containing metal, or a two-layer structure of an aluminum-containing metal and, in some cases, chromium. However, an undercut is formed in etching to form a gate pattern or after annealing You should use a metal that is free from problems in the steps.

도3은 도2의 상태에서 포토리소그래피와 에칭을 통해 N형 트랜지스터 영역의 게이트막 패턴(27)을 형성한 상태를 나타낸다. 이때 P형 트랜지스터 영역은 포토레지스트로 보호된다. 포토리소그래피의 현상 단계에서 얻어지는 포토레지스트 패턴(21)은 측벽이 수직에서 일정 기울기로 형성되도록 한다. 그리고 게이트막으로 이루어진 게이트막 패턴(27)은 습식식각 같은 등방성 식각으로 형성되므로 포토레지스트 패턴(21)에서 폭이 줄어드는 언더 컷을 나타내면서 형성되어야 한다. 이때 언더 컷의 크기는 0.5 내지 1.5μm 정도이고 본 실시예에서는 1μm 정도로 형성하는데 후에 형성되는 저농도 도핑 영역인 LDD영역을 저농도 도핑이 이루어지지 않는 오프셋 영역으로 바꾸어 설계할 경우에는 언더 컷의 크기는 더 줄어들게 된다. 그리고 계속해서 게이트 절연막도 식각되는데 게이트 절연막 패턴(25)은 비등방성 식각을 통해 포토레지스트 패턴의 폭과 같은 폭, 즉, 게이트막 패턴보다 0.5 내지 1.5μm 큰 폭으로 형성된다. 그리고 이때 특히 주의할 것은 게이트 절연막을 시각할 때 아래층 폴리실리콘 패턴(23)이 손상되지 않도록 식각비가 10:1 이상이 되는 에천트를 사용하는 것이 바람직하다는 것이다. 이런 에천트의 예로 아르곤에 CHF3를 혼합한 가스를 들 수 있다.FIG. 3 shows a state in which the gate film pattern 27 of the N-type transistor region is formed through photolithography and etching in the state of FIG. At this time, the P-type transistor region is protected by a photoresist. The photoresist pattern 21 obtained in the developing step of photolithography allows the sidewalls to be formed at a constant slope from vertical. In addition, since the gate layer pattern 27 formed of the gate layer is formed by an isotropic etching such as wet etching, the gate layer pattern 27 should be formed with the undercut decreasing in the photoresist pattern 21. At this time, the size of the undercut is about 0.5 to 1.5μm, and in the present embodiment, the size of the undercut is more than 1μm. Will be reduced. Subsequently, the gate insulating layer is also etched, and the gate insulating layer pattern 25 is formed by anisotropic etching to the same width as that of the photoresist pattern, that is, 0.5 to 1.5 μm larger than the gate layer pattern. In this case, it should be noted that an etchant having an etching ratio of 10: 1 or more is preferably used so that the lower polysilicon pattern 23 is not damaged when the gate insulating film is viewed. An example of such an etchant is a gas in which CHF 3 is mixed with argon.

도4는 도3의 상태에서 포토레지스트를 제거하지 않고 N형 고농도 저에너지 이온주입을 실시하는 상태를 나타내는 공정 단면도이다. N형 이온주입 물질로는 PH3를 흔히 사용하며, 단위 Cm2당 1.0E15 내지 5.0E15 입자의 고농도 이온주입을 기준으로 30KeV 이하, 본 실시예에서는 20KeV의 저에너지 이온주입을 실시한다. 종래의 경우 같은 농도에 대해 90KeV 정도의 고에너지 이온주입을 하였는데 이온주입 에너지를 줄일 수 있게 된 것은 게이트막 패터닝 단계에서 게이트 절연막에 대한 제거가 함께 이루어지기 때문이다. 즉, 주입되는 이온이 게이트 절연막층을 통과할 필요가 없으므로 폴리실리콘 패턴(23)에 투사되는 에너지가 그만큼 감소하고 그에 따라 기판에서의 열발생도 줄어들고 포토레지스트와의 작용도 줄어들어 포토레지스트 버닝 같은 경화현상도 막을 수 있다. 또한 이온주입 에너지가 작아질 경우 이온주입시 폴리실리콘에 대한 충격량을 작아지고 손상이 줄어들어 후속적인 활성화 단계에서 레이져 어닐링에 드는 에너지를 줄일 수 있다. 어닐링에 드는 에너지가 줄어들 경우 어닐링에 의한 온도상승과 이에 따른 부작용도 줄일 수 있을 것이며 가령 종래에 알미늄 네드뮴 위에 크롬이 잔류한 경우 어닐링 단계에서 네드뮴이 크롬과 반응하여 게이트 패턴에서 핀홀을 만드는 것도 억제할 수 있을 것이다.FIG. 4 is a cross-sectional view showing a state in which an N-type high concentration low energy ion implantation is performed without removing the photoresist in the state of FIG. PH 3 is commonly used as the N-type ion implantation material, and a low energy ion implantation of 30 KeV or less based on high concentration ion implantation of 1.0E15 to 5.0E15 particles per unit Cm 2 is performed in this example, 20KeV. In the conventional case, high energy ion implantation of about 90 KeV was performed at the same concentration, but the ion implantation energy was reduced because the removal of the gate insulating layer was performed together in the gate layer patterning step. That is, since the implanted ions do not have to pass through the gate insulating film layer, the energy projected onto the polysilicon pattern 23 is reduced accordingly, thereby reducing heat generation in the substrate and reducing the action of the photoresist, thereby curing such as photoresist burning. The phenomenon can also be prevented. In addition, if the ion implantation energy is small, the impact amount on the polysilicon during the ion implantation is reduced and damage is reduced, thereby reducing the energy for laser annealing in the subsequent activation step. If the energy required for annealing is reduced, the temperature rise and an adverse effect of the annealing can be reduced. For example, if chromium is left on the aluminum, the anneal reacts with chromium to form a pinhole in the gate pattern. You can suppress it.

도5는 도4의 상태에서 포토레지스트 패턴을 제거하고 N형 불순물을 저농도 고에너지 이온주입을 실시하여 LDD(34) 구조를 형성하는 상태를 나타낸다. 이때의 이온주입 농도는 단위 제곱 센티메터당 1.0E12 내지 8.0E12 정도로 앞선 단계의 1/1000 수준이며 입사 에너지는 90KeV 정도이다. 이러한 고에너지로 별다른 문제없이 이온주입을 실시할 수 있는 것은 저농도로 이온주입을 하기 때문이다. 즉, 기판에 대한 전체적인 입사 에너지 수준은 고농도 저에너지 이온주입이 이루어질 때의 대략 1/100 수준으로 낮기 때문이다. 앞선 단계에서 게이트 절연막에 대한 패터닝이 상부 포토레지스트 패턴을 제거한 상태에서 게이트막 패턴(27)을 마스크로 식각을 하여 이루어지는 것이라면 저농도 저에너지 이온주입도 가능할 것이다. 이 단계에서 이온주입을 실시하지 않고 다음 단계로 진행될 수 있는데 이 경우에는 LDD 구조가 아닌 오프 셋(OFF SET) 구조가 N형 트랜지스터에 형성된다. 그리고 이때도 P형 트랜지스터 영역은 게이트막으로 보호되므로 고에너지 이온주입에서 보호된다.FIG. 5 shows a state in which the LDD 34 structure is formed by removing the photoresist pattern and performing low concentration high energy ion implantation in the state of FIG. 4. At this time, the ion implantation concentration is 1.0E12 to 8.0E12 per unit square centimeter, and the level of 1/1000 of the previous stage, and the incident energy is about 90KeV. The reason why ion implantation can be performed with such high energy without any problem is because ion implantation is performed at low concentration. In other words, the overall incident energy level to the substrate is low, approximately 1/100 level when high concentration low energy ion implantation is made. If the patterning of the gate insulating film is performed by etching the gate film pattern 27 with a mask in a state where the upper photoresist pattern is removed in the previous step, low concentration and low energy ion implantation may be possible. In this step, the ion implantation may be performed without proceeding to the next step. In this case, an OFF SET structure rather than an LDD structure is formed in the N-type transistor. Also in this case, the P-type transistor region is protected by the gate film, thereby protecting it from high energy ion implantation.

한편 본 실시예에서는 구동회로와 화소부의 N형 트랜지스터 모두에 대해 LDD 구조를 형성한 것으로 나타내고 있으나 경우에 따라서는 구동회로부의 N형 트랜지스터에 대해서만 LDD를 형성할 수도 있다. 단, 이 경우 구동회로부와 화소부를 구분하기 위한 별도의 추가 공정이 필요할 수 있다.In the present embodiment, the LDD structure is formed for both the driving circuit and the N-type transistors in the pixel portion. However, in some cases, the LDD may be formed only for the N-type transistor in the driving circuit portion. However, in this case, an additional process for distinguishing the driving circuit unit from the pixel unit may be necessary.

도6은 도5의 상태에서 포토리소그래피를 통해 포토레지스트 패턴(31)을 형성하고 P형 트랜지스터 영역에서 식각을 통해 게이트막 패턴(37)과 게이트 절연막 패턴(35)을 형성한 상태에서 P형 고농도 저에너지 이온주입을 실시하는 상태를 나타낸다. 이때도 게이트 절연막을 게이트막과 함께 식각하며 이때는 LDD를 형성할 필요가 없으므로 게이트막에 대해서도 비등방성 식각을 실시한다. N형 트랜지스터 영역은 포토레지스트가 남아 이온주입 및 식각 단계에서의 마스크로 작용한다. 이온주입에서 사용되는 입자의 단위면적당 주입량과 에너지는 N형 고농도 저에너지 이온주입의 경우와 동일하며 이온주입에 사용되는 물질로는 B2H6를 들 수 있다.FIG. 6 shows a P-type high concentration in the state in which the photoresist pattern 31 is formed through photolithography in the state of FIG. 5 and the gate film pattern 37 and the gate insulating film pattern 35 are formed through etching in the P-type transistor region. The state of performing low energy ion implantation is shown. At this time, the gate insulating film is etched together with the gate film. In this case, since the LDD does not need to be formed, anisotropic etching is also performed on the gate film. The N-type transistor region remains as a photoresist and serves as a mask in ion implantation and etching steps. The injection amount and energy per unit area of particles used in ion implantation are the same as in the case of N type high concentration low energy ion implantation, and the material used for ion implantation is B 2 H 6 .

이상에서 본 실시예는 N형 트랜지스터를 먼저 형성하고 P형 트랜지스터를 형성하고 있으나 순서를 바꾸어 형성할 수도 있을 것이다.In the above embodiment, the N-type transistor is first formed and the P-type transistor is formed, but may be formed in a reversed order.

도7은 도6의 상태에서 애싱 등으로 포토레지스트를 제거한 다음 레이저를 이용하여 활성화를 위한 어닐링을 실시한 상태를 나타낸다. 이미 언급한 바와 같이 고농도의 이온주입에서는 저에너지를 사용하기 때문에 종래와 같은 포토레지스트 버닝 현상이 없고 일반적인 스트립 공정을 통해 포토레지스트가 제거될 수 있다. 이온주입에 의한 폴리실리콘 패턴(23)의 구조적인 손상을 보상하고 주입된 입자의 확산을 위해 실시하는 활성화는 레이져 어닐링을 통해 이루어지는데 종래의 고에너지 이온주입에 비해 구조손상이 적으므로 어닐링 에너지를 줄여 사용할 수 있다.FIG. 7 shows a state in which the photoresist is removed by ashing or the like in the state of FIG. 6 and then annealing for activation is performed using a laser. As mentioned above, since the high concentration of ion implantation uses low energy, there is no conventional photoresist burning phenomenon and the photoresist may be removed through a general strip process. Compensation for the structural damage of the polysilicon pattern 23 by ion implantation and activation for diffusion of the implanted particles are performed through laser annealing, which results in less structural damage than conventional high energy ion implantation. Can be used shortly.

도8은 도7의 상태에서 층간 절연막(41)을 형성하고 콘택을 위한 패터닝을 완료한 상태를 나타낸다. 층간 절연막(41)은 대개 실리콘 산화막이나 실리콘 질화막을 6000Å 내지 8000Å 정도 적층하여 형성하는데 경우에 따라서는 감광성 유기막으로 형성하기도 한다. 이 경우 패터닝을 위한 식각공정을 별도로 시행할 필요가 없으므로 공정을 단순화할 수 있다. 콘택홀은 폴리실리콘 패턴의 소오스와 드레인 영역에 폴리실리콘층을 노출시킬 수 있도록 형성된다.FIG. 8 shows a state in which the interlayer insulating film 41 is formed in the state of FIG. 7 and patterning for contact is completed. The interlayer insulating film 41 is usually formed by stacking a silicon oxide film or a silicon nitride film by about 6000 kV to 8000 kV. In some cases, the interlayer insulating film 41 may be formed of a photosensitive organic film. In this case, since the etching process for patterning does not need to be performed separately, the process can be simplified. The contact hole is formed to expose the polysilicon layer in the source and drain regions of the polysilicon pattern.

도9는 도8의 상태에서 콘택과 배선을 위한 금속층(42)을 적층하고 패터닝한 상태를 나타낸다. 예로써, 금속층은 몰리브덴 텅스텐(MoW) 합금층과 알미늄 네디뮴 합금층의 이중막, 알미늄 네드뮴과 크롬, 티타늄, Ta층 등의 이중막으로 형성된다. 한편, 층간절연막(41)을 패터닝하여 콘택홀을 형성한 상태에서 콘택 금속층(42)을 적층하기 전에 폴리실리콘 패턴(23)과 금속층(42)의 콘택 계면에서 면저항이 크게 나타나 인가전압을 강하시키고 트랜지스터의 기능을 저하시키는 경우가 많이 있다. 이런 계면저항의 문제를 줄이기 위해서는 금속층(42)을 적층하기 전에 계면저항의 증가 원인이 되는 저항성 물질들을 최대한 제거할 필요가 있다. 이때 저항으로 작용하기 쉬운 유기물과 표면 산화물은 각각 성질이 다르므로 두가지 저항물질을 공정을 구분하여 클리닝하는 것이 바람직하다. 예로써 산화막 제거를 위해 불산(HF) 혹은 CF4와 산소의 혼합가스 등을 공급하면서 플라즈마 클리닝을 실시한 다음 아르곤 등을 사용하여 플라즈마를 인가하는 건식 클리닝을 실시하는 방법을 들 수 있다. 또한 폴리실리콘과 금속막의 접촉면은 폴리실리콘이 금속 같은 재질이 아니고 도전성이 좋지 않은 관계로 폴리실리콘은 350℃ 내지 450℃로 어닐링 처리를 통해 계면의 전기적 접촉성을 높여주는 것이 바람직하다.FIG. 9 shows a state in which the metal layer 42 for contact and wiring is stacked and patterned in the state of FIG. By way of example, the metal layer is formed of a double film of a molybdenum tungsten (MoW) alloy layer and an aluminum neodymium alloy layer, and a double film of aluminum nemium and chromium, titanium, and Ta layers. On the other hand, before stacking the contact metal layer 42 in the state in which the interlayer insulating layer 41 is patterned, the sheet resistance is large at the contact interface between the polysilicon pattern 23 and the metal layer 42 to lower the applied voltage. In many cases, the function of the transistor is degraded. In order to reduce the problem of interfacial resistance, it is necessary to remove the resistive materials that cause the increase of interfacial resistance as much as possible before stacking the metal layer 42. At this time, since the organic material and the surface oxide, which tend to act as resistances, have different properties, it is preferable to clean the two resistance materials according to the process. For example, plasma cleaning may be performed while supplying hydrofluoric acid (HF) or mixed gas of CF 4 and oxygen to remove the oxide film, and then dry cleaning may be performed by applying plasma using argon or the like. In addition, since the contact surface between the polysilicon and the metal film is polysilicon is not a metal-like material and poor conductivity, it is preferable to increase the electrical contact of the interface through the annealing treatment of the polysilicon at 350 ℃ to 450 ℃.

도10은 도9의 상태에서 위에 보호막(51)을 형성하고 패터닝한 상태를 나타낸다. 보호막으로는 유기막과 무기막을 모두 사용할 수 있는데 흔히 감광성 유기막을 3μm 정도의 두께로 두껍게 형성한다.FIG. 10 shows a state in which the protective film 51 is formed and patterned on it in the state of FIG. As the protective film, both an organic film and an inorganic film can be used, and a photosensitive organic film is often formed to a thickness of about 3 μm.

도11은 도10의 상태에서 투명전극층을 400℃ 정도로 적층하고 패터닝하여 화소전극(52)을 형성한 상태를 나타낸다. 투명전극으로는 가장 효율성이 좋은 ITO(Indium Tin Oxide)를 많이 사용하나 대신 IZO(Indium Zinc Oxide)등을 사용할 수도 있다.FIG. 11 illustrates a state in which the pixel electrode 52 is formed by stacking and patterning the transparent electrode layer at about 400 ° C. in the state of FIG. 10. As the transparent electrode, ITO (Indium Tin Oxide) is used most efficiently, but IZO (Indium Zinc Oxide) may be used instead.

도12는 도1에서 도11과 같은 과정을 통해 형성된 톱 게이트형 폴리실리콘 박막트랜지스터 액정표시장치의 개별 화소부 평면도를 나타낸 것이다. LDD영역은 별도로 표시되지는 않았으나 게이트 절연막이 남아있는 곳과 액티브 영역 즉, 폴리실리콘이 있는 영역이 겹치는 부분에 형성된다. 소오스 영역(28)은 콘택(76)을 통해 소오스 전극 및 데이터 라인(86))과 연결되고 드레인 영역(26)은 콘택을 통해 드레인 전극과 연결되고 결국 드레인 전극 위로 형성되는 콘택(91) 및 이 콘택(91)과 연결되는 연결판(93) 그리고 화소전극과 함께 형성되는 콘택(92)을 통해 화소전극(90)과 연결되고 있다.FIG. 12 is a plan view of individual pixel parts of the top gate type polysilicon thin film transistor liquid crystal display device formed through the process of FIG. Although not separately indicated, the LDD region is formed at a portion where the gate insulating film remains and the active region, that is, the region having polysilicon, overlap. Source region 28 is connected to source electrode and data line 86 via contact 76 and drain region 26 is connected to drain electrode via contact and eventually formed over drain electrode and It is connected to the pixel electrode 90 through the connecting plate 93 connected to the contact 91 and the contact 92 formed together with the pixel electrode.

본 발명에 따르면, 탑 게이트 방식의 폴리실리콘 박막트랜지스터의 제조공정에서 이온주입과 관련하여 포토레지스트가 버닝 현상을 일으키는 것을 막을 수 있고 고농도 이온주입시 저에너지 입사로 폴리실리콘 구조의 파손이 덜하여 어닐링의 투입 에너지가 줄어들고 상대적으로 어닐링에서 오는 문제점도 줄어들게 된다. 또한 게이트 절연막을 통과하지 않고 불순물 이온이 폴리실리콘에 투입되므로 같은 수의 입자를 투입한 경우에도 폴리실리콘에 도달하는 양이 많아지고 이는 폴리실리콘의 전도성을 높여서 폴리실리콘과 소오스 드레인 형성용 금속막으로 된 콘택과의 계면 저항을 줄이는데 일조할 수 있다. 계면의 저항이 줄어들 경우 폴리실리콘과 금속층 사이에서 콘택의 신뢰성을 높이는 역할을 하는 버퍼의 형성이 필요없게 될 수도 있다.According to the present invention, in the manufacturing process of the top gate polysilicon thin film transistor, it is possible to prevent the photoresist from burning in relation to ion implantation and to break the polysilicon structure due to low energy incidence during high ion implantation. The input energy is reduced and the problems from the annealing are relatively reduced. In addition, since impurity ions are introduced into the polysilicon without passing through the gate insulating film, even when the same number of particles are added, the amount of polysilicon is increased, which increases the conductivity of the polysilicon to form the polysilicon and the source drain metal film. This can help to reduce the interfacial resistance with the contact. If the resistance of the interface is reduced, it may be unnecessary to form a buffer that serves to increase the reliability of the contact between the polysilicon and the metal layer.

Claims (13)

기판에 폴리실리콘 패턴을 형성하는 단계,Forming a polysilicon pattern on the substrate, 상기 폴리실리콘 패턴 위로 게이트 절연막을 형성하는 단계,Forming a gate insulating film over the polysilicon pattern; 상기 게이트 절연막 위로 게이트막을 적층하는 단계,Stacking a gate film on the gate insulating film, 포토리소그래피를 통해 포토레지스트 패턴을 형성하는 단계,Forming a photoresist pattern through photolithography, 상기 포토레지스트 패턴을 식각마스크로 식각을 통해 게이트막 패턴을 형성하고 계속되는 식각을 통해 게이트 절연막 패턴을 형성하는 단계 및Forming a gate layer pattern through etching the photoresist pattern using an etch mask and forming a gate insulating layer pattern through subsequent etching; 상기 포토레지스트 패턴을 이온주입 마스크로 고농도 저에너지 이온주입을 실시하는 단계를 구비하여 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.A method of manufacturing a top gate polysilicon thin film transistor comprising the step of performing a high concentration low energy ion implantation using the photoresist pattern as an ion implantation mask. 제 1 항에 있어서,The method of claim 1, 상기 포토레지스트 패턴을 형성하는 단계,Forming the photoresist pattern; 상기 포토레지스트 패턴을 식각마스크로 식각을 통해 게이트막 패턴을 형성하고 계속되는 식각을 통해 게이트 절연막 패턴을 형성하는 단계 및Forming a gate layer pattern through etching the photoresist pattern using an etch mask and forming a gate insulating layer pattern through subsequent etching; 상기 포토레지스트 패턴을 이온주입 마스크로 고농도 저에너지 이온주입을 실시하는 단계는 P형 트랜지스터 및 N형 트랜지스터 형성을 위해 각각 한번씩 실시되며 P 또는 N 형의 트랜지스터가 형성될 때는 N 또는 P 형의 트랜지스터 영역은 포토레지스트 패턴으로 보호되는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.The high concentration and low energy ion implantation of the photoresist pattern using an ion implantation mask is performed once to form a P-type transistor and an N-type transistor, respectively. When a P or N-type transistor is formed, an N- or P-type transistor region is formed. A method of manufacturing a top gate polysilicon thin film transistor, characterized in that protected by a photoresist pattern. 제 2 항에 있어서,The method of claim 2, 상기 폴리실리콘 패턴의 형성전에 상기 기판에 불순물이 포함된 아몰퍼스 실리콘으로 이루어진 버퍼 패턴을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.And forming a buffer pattern made of amorphous silicon containing impurities on the substrate before forming the polysilicon pattern. 제 2 항에 있어서,The method of claim 2, 식각을 통해 상기 게이트 절연막 패턴을 형성하는 단계에서 사용하는 에천트는 상기 폴리실리콘 패턴에 대해 선택성이 상기 게이트 절연막에 비해 1/10 이하인 것을 특징으로 하는 것임을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.The etchant used in the step of forming the gate insulating film pattern by etching is characterized in that the selectivity to the polysilicon pattern is 1/10 or less than the gate insulating film characterized in that the polysilicon thin film transistor manufacturing method. . 제 4 항에 있어서,The method of claim 4, wherein 상기 에천트 가스는 아르곤과 CHF3의 혼합 가스인 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.The etchant gas is a mixed gas of argon and CHF 3 top gate type polysilicon thin film transistor manufacturing method. 제 2 항에 있어서,The method of claim 2, 상기 게이트막 패턴이 N형 불순물이 주입되는 N형 트랜지스터 영역의 게이트막 패턴인 경우 상기 게이트막 패턴을 형성하는 식각은 언더컷을 형성할 수 있는 등방성 식각이고 상기 고농도 저에너지 이온주입 다음에 저농도 이온주입으로 LDD 영역을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.When the gate film pattern is a gate film pattern of an N-type transistor region into which an N-type impurity is implanted, the etching for forming the gate film pattern is an isotropic etching capable of forming an undercut, and the low-concentration ion implantation is performed after the high-concentration low-energy ion implantation. A method of manufacturing a top gate polysilicon thin film transistor, characterized by further comprising forming an LDD region. 제 6 항에 있어서,The method of claim 6, 상기 N형 트랜지스터 영역에서 상기 게이트 식각용 패턴 및 상기 게이트 절연막 패턴이 상기 게이트막 패턴보다 0.5 내지 1.5μm 더 큰 폭으로 형성되는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.The gate etching pattern and the gate insulating layer pattern is formed in the N-type transistor region having a width of 0.5 to 1.5μm larger than the gate layer pattern is a method of manufacturing a top gate type polysilicon thin film transistor. 제 2항 또는 제 6 항에 있어서,The method according to claim 2 or 6, 상기 이온주입이 완료된 다음 상기 폴리실리콘 패턴의 구조적 손상을 회복시키는 활성화를 위한 어닐링 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.And an annealing step for activation to recover structural damage of the polysilicon pattern after the ion implantation is completed. 제 8 항에 있어서,The method of claim 8, 상기 이온주입이 완료된 다음 상기 게이트막 패턴 위로 층간절연막을 형성하고 상기 폴리실리콘 패턴의 소오스 드레인 영역을 노출시키는 콘택홀 형성을 위한 패터닝을 실시하는 단계,After the ion implantation is completed, forming an interlayer insulating layer over the gate layer pattern and performing patterning for forming a contact hole exposing a source drain region of the polysilicon pattern; 노출된 상기 콘택홀을 클리닝하는 단계,Cleaning the exposed contact holes; 콘택 및 배선을 위한 금속층을 적층하고 패터닝하는 단계,Stacking and patterning metal layers for contacts and wiring, 보호막을 적층하고 상기 금속층으로 이루어진 드레인 전극이 노출되도록 콘택홀을 패터닝하는 단계 및Stacking a protective film and patterning a contact hole to expose a drain electrode formed of the metal layer; 화소전극층을 적층하고 패터닝하여 화소전극을 형성하는 단계를 더 구비하여 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.A method of manufacturing a top gate polysilicon thin film transistor, the method comprising: forming a pixel electrode by stacking and patterning a pixel electrode layer. 제 9 항에 있어서,The method of claim 9, 상기 보호막은 감광성 유기막으로 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.The protective film is a photosensitive organic film manufacturing method of a top gate polysilicon thin film transistor. 제 9 항에 있어서,The method of claim 9, 상기 콘택홀을 클리닝하는 단계는 산화막 제거를 위해 불산(HF)가스를 공급하면서 플라즈마 클리닝을 실시한 다음 아르곤과 산소를 사용하여 플라즈마를 인가하는 유기물 제거용 건식 클리닝을 실시하는 방식으로 이루어지고,The cleaning of the contact hole may be performed by performing plasma cleaning while supplying hydrofluoric acid (HF) gas to remove an oxide film, and then performing dry cleaning for removing organic matter by applying plasma using argon and oxygen. 상기 폴리실리콘 패턴과 상기 금속층 사이의 콘택 계면에 대해 350℃ 내지 450℃로 어닐링 처리를 하는 단계가 이어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.And annealing at 350 ° C. to 450 ° C. with respect to the contact interface between the polysilicon pattern and the metal layer. 제 11 항에 있어서,The method of claim 11, 상기 활성화를 위한 어닐링 단계가 상기 콘택 계면에 대한 어닐링 처리 단계에서 같이 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.The method of manufacturing a top gate polysilicon thin film transistor, characterized in that the annealing step for the activation is performed in the annealing treatment step for the contact interface. 제 9 항에 있어서,The method of claim 9, 상기 화소전극은 IZO로 이루어지는 것을 특징으로 하는 탑 게이트 방식 폴리실리콘 박막트랜지스터 제조방법.The pixel electrode is a method of manufacturing a top gate polysilicon thin film transistor, characterized in that made of IZO.
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