KR100745129B1 - Thin Film Transistor Liquid Crystal Display - Google Patents

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Abstract

게이트 패드와 데이타 패드가 겹치는 박막트랜지스터 액정표시장치가 개시된다. 패드부에 있어서, 게이트 패드 및 데이타 패드를 접속시키는 패드 콘택 홀의 주변과 데이타 패드 및 패드 금속을 접속시키는 패드 비아 홀의 주변이 위에서 볼 때 서로 겹치지 않도록 형성되는 것을 특징으로 한다. 또한, 패드부에 있어서, 반사막을 적층하는 단계에서 드러나는 데이타 패드가 다수로 분할된 면적을 가지도록 유기 절연막에 형성되는 비아 홀이 다수 개로 형성됨을 특징으로 한다.A thin film transistor liquid crystal display device in which a gate pad and a data pad overlap each other is disclosed. The pad portion is characterized in that the periphery of the pad contact hole for connecting the gate pad and the data pad and the periphery of the pad via hole for connecting the data pad and the pad metal do not overlap each other when viewed from above. Further, in the pad part, a plurality of via holes formed in the organic insulating layer may be formed so that the data pads exposed in the stacking of the reflective film have a divided area.

Description

박막트랜지스터 액정표시장치 { Thin Film Transistor Liquid Crystal Display }Thin Film Transistor Liquid Crystal Display

도1 및 도2는 종래의 액정표시장치 패드의 문제점을 나타내기 위한 평면도 및 측단면도.1 and 2 are a plan view and a side cross-sectional view for showing a problem of a conventional liquid crystal display pad.

도3에서 도13까지는 본 발명의 일 실시예인 탑 게이트 폴리실리콘형 박막트랜지스터의 제조방법을 나타내는 공정 단면도이다.3 to 13 are cross-sectional views illustrating a method of manufacturing a top gate polysilicon thin film transistor according to an embodiment of the present invention.

도14는 도1에 대응하는 본 발명 일 실시예의 패드부 구성을 나타내는 패드부 평면도이다.FIG. 14 is a plan view of a pad portion, showing a pad portion configuration of an embodiment of the present invention corresponding to FIG.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

10: 기판 11: 블로킹층(blocking layer)10: substrate 11: blocking layer

12: 버퍼 패턴(buffer pattern) 13: 폴리실리콘층12: buffer pattern 13: polysilicon layer

15: 게이트 절연막 17: 게이트막15: gate insulating film 17: gate film

21,31: 포토레지스트 패턴 23: 폴리실리콘층 패턴21,31 photoresist pattern 23 polysilicon layer pattern

25,35: 게이트 절연막 패턴 27,37: 게이트 패턴25,35: gate insulating film pattern 27,37: gate pattern

28: 게이트 패드 34: LDD(Lightly doped drain) 28: gate pad 34: lightly doped drain (LDD)

40 절연막 41: 층간절연막40 insulating film 41: interlayer insulating film

42,43: 금속층 44: 데이타 패드 42,43: metal layer 44: data pad                 

51: 보호막 52: 화소전극 51: protective film 52: pixel electrode

53: 패드 금속 55: 크랙(crack) 53: pad metal 55: crack

본 발명은 박막트랜지스터 액정표시장치에 관한 것으로서, 보다 상세하게는 패드부에 특징이 있는 박막트랜지스터 액정표시장치 에 관한 것이다. The present invention relates to a thin film transistor liquid crystal display device, and more particularly, to a thin film transistor liquid crystal display device having a pad portion.

TFT LCD는 표시장치의 화면를 이루는 개개 화소에 박막 트렌지스터를 형성하고 이 박막 트랜지스터를 이용하여 화소전극 전위를 조절하는 방식의 액정 표시장치이다. 화소부의 박막트랜지스터에 신호를 인가하기 위해서 게이트 배선과 데이타 배선이 필요하다. 외부에서 이들 배선에 신호를 인가하는 것은 이들 배선의 단부를 이루며 판넬 주변부에 설치되는 패드를 통해 이루어진다. 이들 패드에 신호를 인가하기 위해서는 외부 전원과 연결된 구동 회로의 단자들이 접속된다. A TFT LCD is a liquid crystal display in which a thin film transistor is formed on each pixel forming a screen of a display device and the pixel electrode potential is adjusted using the thin film transistor. Gate lines and data lines are required to apply signals to the thin film transistors of the pixel portion. The external application of signals to these wirings is via pads that form the ends of these wirings and are installed at the periphery of the panel. In order to apply signals to these pads, terminals of a driving circuit connected to an external power source are connected.

한편, 폴리실리콘형 액정표시장치는 박막트랜지스터와 함께 구동회로를 이루는 소자들을 판넬 주변에 형성시킬 수 있다. 따라서 판넬의 패드들 가운데는 구동회로의 단자와 외부 회로를 연결시키는 것이 있을 수 있다. On the other hand, the polysilicon liquid crystal display device can form the elements forming the driving circuit together with the thin film transistor around the panel. Therefore, among the pads of the panel may be a connection between the terminal of the driving circuit and the external circuit.

양질의 화면을 구성하기 위해서는 화소의 박막트랜지스터 전극에 구동신호들이 잘 전달되어야 한다. 이를 위해서는 배선이 적절한 도전성을 가지고, 외부와 판넬을 연결하는 패드가 낮은 콘택 저항을 가지도록 해야 한다. In order to construct a high quality screen, driving signals must be well transmitted to the thin film transistor electrode of the pixel. To do this, the wiring must be appropriately conductive and the pad connecting the outside to the panel must have a low contact resistance.

도1은 기존의 폴리실리콘형 박막트랜지스터 액정표시장치 패드부의 일 예를 나타내는 평면도이며, 도2는 도1의 Ⅰ-Ⅰ단면을 따라 절개할 때 나타나는 측단면도이다. FIG. 1 is a plan view illustrating an example of a pad portion of a conventional polysilicon thin film transistor liquid crystal display device, and FIG. 2 is a side cross-sectional view of the polysilicon thin film transistor when the FIG.

도1 및 도2를 참조하여 설명하면, 이 예에서 패드부는 개방된 하나의 넓은 도전구역으로 이루어져 있다. 하부에는 기판 상에 게이트 배선과 연결된 게이트 패드(28)가 넓게 형성되고, 그 위에 적층된 실리콘 질화막 재질의 층간 절연막(41)이 게이트 패드(28)가 드러나게 제거되어 콘택 홀을 이루고 있다. 층간 절연막(41) 위에 데이타 배선이 형성되며 패드부에서 데이타 배선도 넓은 데이타 패드(44)를 이루고 있다. 제거된 층간 절연막(41) 부분을 통해 게이트 패드(28)와 데이타 패드(44)는 서로 접속되어 있다. 데이타 패드(44) 위로 감광성 유기 절연막(51)이 적층되어 있으며, 패드부에서 이 유기 절연막은 제거되어 비아 홀을 이루게 된다. 유기 절연막(51) 위에는 화소전극층이 적층되고 패터닝되어 패드 금속(53)을 이루고 있다.Referring to Figures 1 and 2, in this example, the pad portion is made up of one wide conductive zone that is open. A gate pad 28 connected to the gate wiring is widely formed on the lower portion of the substrate, and the interlayer insulating layer 41 made of a silicon nitride film is formed to have the gate pad 28 exposed to form a contact hole. Data wirings are formed on the interlayer insulating film 41, and the data wirings also form a wide data pad 44 in the pad portion. The gate pad 28 and the data pad 44 are connected to each other through the removed interlayer insulating film 41. The photosensitive organic insulating layer 51 is stacked on the data pad 44, and the organic insulating layer is removed from the pad to form a via hole. The pixel electrode layer is stacked and patterned on the organic insulating layer 51 to form a pad metal 53.

그런데 이런 형태의 패드부에서 비아홀과 콘택홀이 겹치는 패드 주변에는 비아홀과 콘택홀이 겹침에 따라 단차가 심해진다. 이런 단차는 후속 공정에서 반사막 일부에 틈이 벌어지는 크랙(crack:55)을 유발하기 쉽다. 또한, 이 패드 주변의 단차부에서 유기 절연막이 하부 데이타 패드부를 일정 여유도를 가지고 커버하지 못하면 패터닝된 유기 절연막 위에 형성되는 반사막 패턴이 부식, 훼손되는 현상이 많이 발생한다. 패드 주변의 단차부에 발생하는 반사막 훼손이나 크랙은 패드부에서 콘택의 저항을 높여 패드를 통해 인가되는 신호전달을 왜곡시키는 문제를 발생할 수 있다.However, in this type of pad portion, the stepped portion becomes severe as the via hole and the contact hole overlap around the pad where the via hole and the contact hole overlap. This step is likely to cause cracks (crack) 55 in a portion of the reflective film in a subsequent process. In addition, when the organic insulating layer does not cover the lower data pad portion with a certain margin in the step portion around the pad, a phenomenon in which the reflective film pattern formed on the patterned organic insulating layer is corroded and damaged is often generated. Reflecting film damage or cracks generated in the stepped portion around the pad may cause a problem of distorting signal transmission applied through the pad by increasing the resistance of the contact in the pad portion.

본 발명은 상술된 문제들을 해결하기 위한 것으로, 콘택홀과 비아홀이 겹치도록 형성되는 패드부의 단차 문제를 해결할 수 있는 박막트랜지스터 액정표시장치를 제공하는 것을 목적으로 한다. The present invention is to solve the above-described problems, an object of the present invention is to provide a thin film transistor liquid crystal display device that can solve the step problem of the pad portion formed so that the contact hole and the via hole overlap.

본 발명의 다른 목적은 패드부에서 반사막 패턴이 훼손, 부식됨을 방지할 수 있는 박막트랜지스터 액정표시장치를 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a thin film transistor liquid crystal display device which can prevent the reflective film pattern from being damaged or corroded in the pad part.

상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 액정표시장치는 패드부에 있어서, 콘택홀 패턴의 주변과 비아홀 패턴의 주변이 위에서 볼 때 서로 겹치지 않도록 형성되는 것을 특징으로 한다. 또한, 본 발명의 박막트랜지스터 액정표시장치는 패드부에 있어서, 반사막을 적층하는 단계에서 드러나는 데이타 패드가 다수로 분할된 면적을 가지도록 유기 절연막에 형성되는 비아 홀이 다수 개로 형성됨을 특징으로 한다. 비아홀을 형성할 때 표면이 드러나는 데이타 패드를 알미늄 단일막으로 할 경우 비아홀 형성단계에서 표면에 산화막이 생기는 현상때문에 콘택 저항이 증가하므로 데이타 패드를 형성하는 도전막은 몰리브덴 텅스텐을 알미늄의 위쪽에 적층하여 사용하는 것이 바람직하며, 아래쪽에 박막트랜지스터의 실리콘과 접하는 탑 게이트형에서는 실리콘과 알미늄이 직접 닿아 스파이크 현상이 일어나는 것을 막기 위해 위아래쪽에 몰리브덴 텅스텐을 적층하여 사용하는 것이 바람직하다.The thin film transistor liquid crystal display of the present invention for achieving the above object is characterized in that the pad portion is formed so that the periphery of the contact hole pattern and the periphery of the via hole pattern do not overlap with each other when viewed from above. Further, the thin film transistor liquid crystal display of the present invention is characterized in that the pad portion has a plurality of via holes formed in the organic insulating layer so that the data pads exposed in the stacking of the reflective films have a divided area. If the data pad that exposes the surface when forming the via hole is made of a single layer of aluminum, the contact resistance increases due to the formation of an oxide film on the surface during the via hole forming step. Thus, the conductive film forming the data pad is formed by stacking molybdenum tungsten on top of aluminum. In the top gate type in contact with the silicon of the thin film transistor at the bottom, it is preferable to use molybdenum tungsten on the top and bottom to prevent the silicon and aluminum from directly contacting the spike phenomenon.

본 발명을 조금 더 구체적으로 보면, 게이트막으로 이루어지며 게이트 배선의 일부를 형성하는 게이트 패드와 데이타 배선층으로 이루어진 데이타 패드가 겹치게 이루어지는 패드부에서, 게이트 배선과 데이타 배선 사이에 적층된 층간 절연막을 패터닝하여 형성되는 패드 콘택 홀과, 데이타 배선층과 화소전극 사이에 적층된 보호막을 패터닝하여 형성되는 패드 비아 홀의 주변 경계부가 위에서 볼 때 서로 겹치지 않도록 일정 거리 이격되게 형성된다. According to the present invention in more detail, an interlayer insulating film stacked between the gate wiring and the data wiring is patterned in a pad portion formed of a gate film and overlapping with a data pad comprising a data wiring layer and a gate pad forming a part of the gate wiring. The pad contact hole is formed so as to be spaced apart from each other so that the peripheral boundary of the pad via hole formed by patterning the protective film stacked between the data wiring layer and the pixel electrode does not overlap with each other when viewed from above.

이때, 보호막을 패터닝하여 형성하는 상기 패드 비아 홀이 상기 데이타 패드가 형성된 영역에, 복수개로 바람직하게는 행렬을 이루는 다수의 홀로 이루어지도록 한다. In this case, the pad via hole formed by patterning the passivation layer may be formed of a plurality of holes, preferably in a matrix, in a region where the data pad is formed.

한편, 본 발명에서 패드부 하부에 게이트 패드의 존재와 상관없는 패드를 성장시킬 수 있다. 이 경우, 데이타 배선층으로 이루어진 데이타 패드가 화소전극으로 이루어진 패드 금속과 접속되도록 이루어지는 패드부에 있어서, 데이타 패드와 패드 금속 사이에 적층된 보호막을 패터닝하여 형성되는 패드 비아 홀이 복수개로 이루어지는 것으로도 큰 효과를 가질 수 있다. Meanwhile, in the present invention, a pad irrespective of the presence of the gate pad may be grown under the pad part. In this case, in the pad portion where the data pad made of the data wiring layer is connected to the pad metal made of the pixel electrode, the pad via hole formed by patterning the protective film laminated between the data pad and the pad metal is large. Can have an effect.

데이타 배선층은 알미늄 함유 금속의 단일층 또는 알미늄 함유 금속층 상하에 몰리브덴 텅스텐을 적층한 3중층 가운데 하나로 이루어질 수 있으며, 화소전극으로 이루어진 패드 금속은 투명층인 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 반사막인 APC(Ag:Pd:Cu=98:1:1), 알미늄 네드뮴 같은 알미늄 함유 금속 가운데 하나로 이루어질 수 있다. The data wiring layer may be one of a single layer of an aluminum containing metal or a triple layer of molybdenum tungsten layered on and under the aluminum containing metal layer, and the pad metal including the pixel electrode may be a transparent layer of indium tin oxide (ITO) or indium zinc oxide (IZO). It may be made of one of aluminum-containing metals such as APC (Ag: Pd: Cu = 98: 1: 1) and aluminum nemium.

본 발명을 탑 게이트 폴리실리콘형 박막트랜지스터에 적용할 경우의 액정표시장치의 한 구조를 살펴보면, 화소부는, 적어도 하나의 화소를 가지고 화소마다 폴리실리콘 활성영역 패턴, 활성영역 패턴 위에 형성된 게이트 절연막, 게이트 절연막 위로 형성되며, 활성영역 패턴을 가로질러 두 부분으로 분할하는 게이트 전극을 가지는 박막트랜지스터가 구비된다. 게이트 전극은 행 방향으로 형성되는 게이트 라인의 일부를 이루며, 게이트 라인 위로 층간 절연막이 덮인다. 게이트 라인과 기판 주변부에 게이트 라인과 연결 형성되는 게이트 패드는 함께 게이트 배선을 구성한다. Referring to a structure of a liquid crystal display device when the present invention is applied to a top gate polysilicon thin film transistor, the pixel portion has at least one pixel, and a polysilicon active region pattern, a gate insulating film and a gate formed on the active region pattern for each pixel. A thin film transistor is formed over the insulating film and has a gate electrode divided into two portions across the active region pattern. The gate electrode forms a part of the gate line formed in the row direction, and the interlayer insulating film is covered over the gate line. The gate pad and the gate pad connected to the gate line at the periphery of the substrate together form a gate wiring.

층간 절연막에는 콘택 홀이 형성되어 활성 영역 패턴이 게이트 전극에 의해 분할된 두 부분 각각이 연결되도록, 도전층을 적층 패터닝하여 형성된 소오스/드레인 전극이 있다. 통상, 소오스/드레인 전극과 같은 도전층, 즉, 데이타 배선층으로, 상기 드레인 전극과 연결되는 데이타 라인이 형성되어 소오스/드레인 전극과 함께 데이타 배선을 이룬다. 데이타 라인은 상기 게이트 라인과 수직 방향인 열 방향으로 형성된다. 소오스/드레인 및 데이타 라인 위로 소오스 전극의 일부를 드러내는 비아홀을 가지는 보호막이 형성되어 있다. 보호막 위로, 비아홀을 통해 상기 소오스 전극과 접속되는 화소전극이 화소전극층의 적층 및 패터닝을 통해 형성된다. There is a source / drain electrode formed by stacking and patterning a conductive layer such that a contact hole is formed in the interlayer insulating layer so that each of the two regions in which the active region pattern is divided by the gate electrode is connected. In general, a data line connected to the drain electrode is formed of a conductive layer such as a source / drain electrode, that is, a data wiring layer to form a data wiring together with the source / drain electrode. The data line is formed in a column direction perpendicular to the gate line. A protective film is formed having a via hole exposing a portion of the source electrode over the source / drain and data line. On the passivation layer, a pixel electrode connected to the source electrode through a via hole is formed through stacking and patterning of the pixel electrode layer.

이때, 패드 및 구동회로가 형성되는 주변부의 패드부분에서는 게이트 라인에 연결된 게이트 패드의 적어도 하나와 데이타 라인에 연결된 데이타 패드 적어도 하나가 겹치게 이루어지고, 게이트막과 데이타 배선층 사이에 적층된 층간 절연막을 패터닝하여 형성되는 패드 콘택 홀과 데이타 배선층과 화소전극층 사이에 적층된 보호막을 패터닝하여 형성되는 패드 비아 홀의 주변 경계부가 위에서 볼 때 서로 겹치지 않도록 일정 거리 이격되게 형성된다. 물론 화소부와 패드부에서는 당업자에게 통상적인 여러 가지 변형이 이루어질 수 있다.At this time, in the pad portion of the peripheral portion where the pad and the driving circuit are formed, at least one of the gate pads connected to the gate line and at least one data pad connected to the data line overlap and pattern the interlayer insulating film stacked between the gate film and the data wiring layer. The pad contact hole formed by patterning the protective film stacked between the data wiring layer and the pixel electrode layer is formed at a predetermined distance so as not to overlap each other when viewed from above. Of course, the pixel portion and the pad portion may be variously modified to those skilled in the art.

이하 도면을 참조하면서 탑 게이트 폴리실리콘형 박막트랜지스터를 사용하고, 구동회로부에 게이트 패드와 데이타 패드가 겹쳐 연결되는 패드부를 가지는 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail through an embodiment using a top gate polysilicon thin film transistor and having a pad portion in which a gate pad and a data pad are overlapped and connected to a driving circuit.

본 실시예에서는 탑 게이트형 폴리실리콘 박막트랜지스터를 전제로 하는 것이므로 대개의 실시에 있어서 구동회로부에 P형과 N형 트랜지스터가 함께 사용된다. 이 경우, 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 사용하여 게이트 패턴과 게이트 절연막 패턴을 형성하고, 또한, 이온주입 마스크로 사용하여 저에너지 이온주입을 실시하는 단계는 P형 트랜지스터 및 N형 트랜지스터 형성을 위해 각각 한번씩 실시되며, P 또는 N 형의 트랜지스터가 형성될 때는 N 또는 P 형의 활성영역은 포토레지스트 패턴으로 보호되는 것이 필요하다. 그리고, N형 트랜지스터 영역에는 대개 LDD 영역 혹은 오프 셋 영역이 형성될 수 있도록 세부적인 단계들이 구비된다.In this embodiment, since a top gate type polysilicon thin film transistor is assumed, a P-type and an N-type transistor are used together in the driving circuit part in most embodiments. In this case, the step of forming a photoresist pattern, forming a gate pattern and a gate insulating film pattern using the etching mask, and performing low energy ion implantation using the ion implantation mask is performed to form a P-type transistor and an N-type transistor. For this purpose, each of them is performed once, and when a P or N type transistor is formed, the N or P type active region needs to be protected by a photoresist pattern. In the N-type transistor region, detailed steps are usually provided so that an LDD region or an offset region can be formed.

도3을 참조하며, 유리 기판(10)에 블로킹층(11)으로 실리콘 산화막이 2000Å 적층된다. 그 위에 N형 불순물이 도핑된 아몰퍼스 실리콘 800Å이 증착되고 가공되어 버퍼 패턴(12)이 형성된다. 버퍼 패턴 위로 폴리실리콘층(13) 500Å 내지 800Å이 적층된다. 블로킹층(11)과 버퍼 패턴(12)은 본 발명에서는 통상 생략될 수 있다. 폴리실리콘층(13)은 불순물 도핑된 아몰퍼스 실리콘을 기판에 증착시킨 다음 레이저 결정화작업을 통해 형성한 것이다. 결정화작업 전에 기판의 후면에 증착되 어 있던 아몰퍼스 실리콘은 제거시킨다. Referring to Fig. 3, a 2000 nm silicon oxide film is laminated on the glass substrate 10 as the blocking layer 11. Amorphous silicon 800 Å doped with N-type impurities is deposited thereon and processed to form a buffer pattern 12. The polysilicon layer 13 500 mV to 800 mV is stacked over the buffer pattern. The blocking layer 11 and the buffer pattern 12 may be generally omitted in the present invention. The polysilicon layer 13 is formed by depositing impurity doped amorphous silicon on a substrate and then laser crystallizing. Amorphous silicon deposited on the backside of the substrate before crystallization is removed.

도4를 참조하면, 도3의 상태에서 포토리소그래피와 에칭을 통해 박막트랜지스터의 활성영역을 구성할 폴리실리콘층 패턴(23)을 형성하고 포토레지스트를 제거한다. 그리고, 폴리실리콘층 패턴 위로 게이트 절연막(15)과 게이트막(17)을 적층한다. 게이트 절연막(15)은 실리콘 산화막을 1000Å 정도 적층하여 형성한다. 게이트막(17)은 알미늄 네오디뮴(AlNd) 합금을 2000Å 내지 3000Å 적층하여 형성할 수 있으며, 알미늄 함유금속과 몰리브덴 텅스텐과 같은 몰리브덴 함유금속의 2층 구조, 경우에 따라서는 알미늄 함유금속과 크롬의 2층 구조를 사용할 수도 있다. 어느 경우든, 게이트 패턴을 형성하기 위한 식각에서 측벽이 완만한 경사를 형성할 수 있고, 이온주입 후의 어닐링 단계에서의 문제점이 없는 금속을 사용하는 것이 바람직하다. 패드부에서는 알미늄이 드러나는 것을 막는다느 관점에서 본 예에서는 2층 구조로 사용하는 것으로 한다.  Referring to FIG. 4, in the state of FIG. 3, a polysilicon layer pattern 23 constituting the active region of the thin film transistor is formed by photolithography and etching to remove the photoresist. Then, the gate insulating film 15 and the gate film 17 are laminated on the polysilicon layer pattern. The gate insulating film 15 is formed by laminating about 1000 Å of silicon oxide film. The gate film 17 may be formed by stacking an aluminum neodymium (AlNd) alloy from 2000 kPa to 3000 kPa, and may be formed of a two-layer structure of an aluminum containing metal and a molybdenum containing metal such as molybdenum tungsten, and in some cases, an aluminum containing metal and chromium 2. It is also possible to use a layer structure. In either case, it is preferable to use a metal in which the sidewalls can form a gentle slope in the etching for forming the gate pattern, and there is no problem in the annealing step after ion implantation. In view of preventing aluminum from appearing in the pad portion, the example is used in a two-layer structure.

도5는 도4의 상태에서 포토리소그래피와 에칭을 통해 N형 트랜지스터 영역의 게이트 패턴(27)을 형성한 상태를 나타낸다. 이때 P형 트랜지스터 영역은 포토레지스트로 보호된다. 포토리소그래피의 현상 단계에서 얻어지는 포토레지스트 패턴(21)은 측벽이 수직에서 일정 기울기로 형성되도록 한다. 그리고, 게이트막으로 이루어진 게이트 패턴(27)은 습식식각 같은 등방성 식각으로 형성되며, 포토레지스트 패턴(21)에서 폭이 줄어드는 언더 컷을 나타내면서 형성된다. 이때 언더 컷의 폭은 0.5 내지 1.5μm 정도로 형성한다. FIG. 5 shows a state in which the gate pattern 27 of the N-type transistor region is formed through photolithography and etching in the state of FIG. At this time, the P-type transistor region is protected by a photoresist. The photoresist pattern 21 obtained in the developing step of photolithography allows the sidewalls to be formed at a constant slope from vertical. The gate pattern 27 made of the gate layer is formed by isotropic etching, such as wet etching, and exhibits an undercut in which the width is reduced in the photoresist pattern 21. At this time, the width of the undercut is formed to about 0.5 to 1.5μm.

그리고, 계속해서 게이트 절연막도 식각되는데 게이트 절연막 패턴(25)은 비 등방성 식각을 통해 포토레지스트 패턴의 폭과 같은 폭, 즉, 게이트 패턴(27)보다 한쪽에서 0.5 내지 1.5μm 큰 폭으로 형성된다. 이때, 특히 주의할 것은 게이트 절연막을 식각할 때 아래 폴리실리콘층 패턴(23)이 손상되지 않도록 식각비가 10:1 이상이 되는 에천트를 사용하는 것이 바람직하다는 것이다. 이런 에천트의 예로 아르곤에 CHF3를 혼합한 가스를 들 수 있다. Subsequently, the gate insulating film is also etched, but the gate insulating film pattern 25 is formed to have a width equal to the width of the photoresist pattern, that is, 0.5 to 1.5 μm larger on one side than the gate pattern 27 through anisotropic etching. In this case, it is particularly important to use an etchant having an etch ratio of 10: 1 or more so as not to damage the lower polysilicon layer pattern 23 when etching the gate insulating film. An example of such an etchant is a gas in which CHF 3 is mixed with argon.

패드부에서는 화소부의 게이트 패턴 형성과정에서 게이트 패드(28)가 형성된다.In the pad part, the gate pad 28 is formed in the process of forming the gate pattern of the pixel part.

도6을 참조하면, 도5의 상태에서 포토레지스트 패턴을 제거하지 않고 N형 저에너지 이온주입을 실시한다. N형 이온주입 물질로는 PH3를 흔히 사용하며, 단위 Cm2 당 1.0E15 내지 5.0E15 입자의 고도즈(high dose) 이온주입을 기준으로 30KeV 이하, 본 실시예에서는 20KeV의 저에너지 이온주입을 실시한다. 종래의 경우, 같은 도즈에 대해 90KeV 정도의 고에너지 이온주입을 하였다. 이온주입 에너지를 줄일 수 있게 된 것은 게이트 절연막 패터닝을 통해 소오스/드레인 영역의 폴리실리콘층을 덮는 게이트 절연막이 제거되기 때문이다. Referring to FIG. 6, the N-type low energy ion implantation is performed without removing the photoresist pattern in the state of FIG. As the N-type ion implantation material, PH 3 is commonly used, and low energy ion implantation of 30 KeV or less based on high dose ion implantation of 1.0E15 to 5.0E15 particles per unit Cm 2 is performed in this example, 20KeV. do. In the conventional case, high energy ion implantation of about 90 KeV was performed on the same dose. The ion implantation energy can be reduced because the gate insulating film covering the polysilicon layer of the source / drain region is removed through the gate insulating film patterning.

즉, 주입되는 이온이 게이트 절연막층을 통과할 필요가 없으므로 폴리실리콘층 패턴(23)에 투사되는 에너지를 줄일 수 있다. 에너지 감소에 따라 기판에서의 열발생도 줄어든다. 또한, 포토레지스트와 주입되는 불순물 이온이 충돌에 의한 작용도 줄어들어 포토레지스트 버닝 같은 경화현상도 막을 수 있다. 그리고, 게이트 절연막이 없고 이온주입 에너지가 낮아 이온화율이 높으므로 소오스/드레인 영역의 폴리실리콘층에 투입되는 이온의 수는 동일 수준 도즈량의 고에너지 이온주입에 비해 2내지 3배로 늘어난다. 또한, 이온주입시 폴리실리콘층에 대한 충격량이 작아 이온주입 손상이 줄어든다. That is, since the implanted ions do not have to pass through the gate insulating layer, the energy projected onto the polysilicon layer pattern 23 can be reduced. As energy is reduced, heat generation in the substrate is reduced. In addition, the impurity ions implanted with the photoresist may also reduce the effect of collision, thereby preventing curing such as photoresist burning. In addition, since there is no gate insulating film and the ion implantation energy is low and the ionization rate is high, the number of ions introduced into the polysilicon layer in the source / drain region is increased by 2 to 3 times as compared with the high energy ion implantation of the same level. In addition, the impact amount on the polysilicon layer during the ion implantation is small, the ion implantation damage is reduced.

저에너지 이온주입에 따른 이상의 효과는 매우 중요한 것이다. 주입 이온수가 많은 것은 소오스/드레인의 도전성이 높고, 채널 전류가 증가될 수 있다는 것이며, 이온주입 충격에 따른 손상이 줄어든다는 점과 함께 동일한 도즈량을 사용한 종래의 고에너지 이온주입에 비해 활성화 공정이 완화될 수 있다는 것을 의미한다.The above effects due to low energy ion implantation are very important. The higher the number of implanted ions, the higher the source / drain conductivity, the higher the channel current, and the less damage caused by the ion implantation impact. It can be mitigated.

또한, 활성화 공정이 완화되는 경우, 활성화를 위한 온도상승과 이에 따른 부작용도 줄일 수 있을 것이다. In addition, when the activation process is relaxed, the temperature rise for activation and the associated side effects may be reduced.

도7을 참조하면, 도6의 상태에서 포토레지스트 패턴을 제거하고 N형 불순물을 저농도 고에너지 이온주입을 실시하여 게이트 절연막으로 덮이고, 게이트 패턴으로 덮이지 않은 부분에 LDD(Lightly Doped Drain:34) 구조를 형성한다. 이때의 이온주입 농도는 단위 제곱 센티메터당 1.0E12 내지 8.0E12 정도로 앞선 단계의 1/1000 수준이며 입사 에너지는 90KeV 정도이다. 이 단계에서는 포토레지스트 패턴이 제거된 상태이고 저도즈로 이온주입을 하므로 고에너지로 별다른 문제없이 이온주입을 실시할 수 있다. Referring to FIG. 7, the photoresist pattern is removed in the state of FIG. 6, and the N-type impurity is implanted with low concentration and high energy ion implantation to cover the gate insulating film, and the LDD (Lightly Doped Drain: 34) is disposed on the portion not covered with the gate pattern. To form a structure. At this time, the ion implantation concentration is 1.0E12 to 8.0E12 per unit square centimeter, and the level of 1/1000 of the previous stage, and the incident energy is about 90KeV. In this step, since the photoresist pattern is removed and ion implantation is performed at low dose, ion implantation can be performed with high energy without any problem.

한편, 저농도 고에너지 이온주입을 실시하지 않고 다음 단계로 진행될 수 있는데 이 경우에는 LDD 구조가 아닌 오프 셋(OFF SET) 구조가 N형 박막트랜지스터에 형성된다. 또한, 본 실시예의 LDD 구조는 구동회로부의 N형 트랜지스터에 대해서만 적용되고, 화소부에는 적용되지 않을 수 있다. 이 경우 구동회로부와 화소부를 구 분하기 위한 별도의 추가 공정이 필요하다.On the other hand, it can be proceeded to the next step without performing a low concentration high energy ion implantation, in this case, an OFF (SET) structure rather than the LDD structure is formed in the N-type thin film transistor. In addition, the LDD structure of this embodiment may be applied only to the N-type transistor of the driving circuit portion, and may not be applied to the pixel portion. In this case, a separate additional process for separating the driving circuit unit and the pixel unit is necessary.

도8에 따르면, 도7의 상태에서 포토리소그래피를 통해 포토레지스트 패턴(31)을 형성하고 P형 트랜지스터 영역에서 식각을 통해 게이트 패턴(37)과 게이트 절연막 패턴(35)을 형성한다. 그리고, P형 고농도 저에너지 이온주입을 실시한다. 이때, 게이트 절연막을 게이트막과 함께 식각하며, LDD를 형성할 필요가 없으므로 게이트막에 대해서도 비등방성 식각을 실시한다. N형 트랜지스터 영역은 포토레지스트로 커버된다. Referring to FIG. 8, the photoresist pattern 31 is formed through photolithography in the state of FIG. 7, and the gate pattern 37 and the gate insulating layer pattern 35 are formed through etching in the P-type transistor region. Then, P-type high concentration low energy ion implantation is performed. At this time, the gate insulating film is etched together with the gate film, and since it is not necessary to form the LDD, anisotropic etching is also performed on the gate film. The N-type transistor region is covered with photoresist.

이때, 이온주입에서 사용되는 도즈량과 에너지는 N형 고농도 저에너지 이온주입의 경우와 동일한 수준이며, 이온주입에 사용되는 물질로는 B2H6를 들 수 있다. In this case, the dose and energy used in the ion implantation are the same level as in the case of the N-type high concentration low energy ion implantation, and the material used for the ion implantation may include B 2 H 6 .

이상에서 본 실시예는 N형 트랜지스터를 먼저 형성하고 P형 트랜지스터를 형성하고 있으나 순서를 바꾸어 형성할 수도 있을 것이다. 한편, 본 실시예의 게이트, 데이타 접속 패드에서는 p형 트랜지스터를 형성하는 게이트막 패터닝 과정에서 혹은 n형 트랜지스터를 형성하는 게이트막 패터닝 과정에서 게이트막 패터닝을 통해 게이트 패드(28)가 형성되었다(도5 참조).In the above embodiment, the N-type transistor is first formed and the P-type transistor is formed, but may be formed in a reversed order. On the other hand, in the gate and data connection pads of this embodiment, the gate pad 28 is formed through gate film patterning in the gate film patterning process for forming the p-type transistor or in the gate film patterning process for forming the n-type transistor (Fig. 5). Reference).

도9를 참조하면, 도8의 상태에서 애싱 등으로 포토레지스트를 제거한다. 그리고, 기판 전면에 걸쳐 절연막(40)을 적층한 후 열활성화를 실시한다. 이때 사용되는 열활성화는 레이저 장비를 사용할 수 있으나, 본 예에서는 레이저 장비보다 통상의 노(furnace) 등의 가열수단을 사용한다. 이때, 절연막(40)은 열활성화 단계에서 활성영역의 폴리실리콘층을 커버하여 안정화하는 역할을 한다. 따라서, 절연 막을 형성하지 않은 상태에서 폴리실리콘층을 노출시켜 열활성화를 실시하는 것은 활성화의 효과가 떨어지고, 공정의 통제가 어렵고 재현성이 떨어지므로 실 공정에 사용이 어렵다. 절연막(40)은 채널 전류를 증가시키는 데 유리하다는 측면에서 실리콘 질화막을 500 내지 5000Å 두께로 적층하여 사용한다. 두께가 너무 얇은 경우 기판상의 구조에 의한 단차로 인해 단점이 생길 수 있고, 통상의 층간 절연막에 해당하는 8000Å 이상에서는 열스트레스 등으로 크랙이 발생하여 완성된 장치에서 누전(leakage)가 발생하기 쉬우므로 1000 내지 2000Å 두께가 바람직하다. 이 경우, 층간 절연막을 완성하기 위해서는 열활성화 이후 다시 추가 절연막을 적층할 필요가 있다. 열활성화를 위해서는 노의 온도를 400 내지 450℃로 30분 이상 유지하는 것이 요구된다. 노의 온도가 높으면 시간을 줄일 수 있으나 실리콘 질화막이 열스트레스를 받기 쉽고, 온도가 낮으면 활성화가 잘 이루어지지 않거나 장시간 소요된다. 450℃의 경우 30분 이상, 400℃의 경우 2시간 이상이 적합하다. Referring to FIG. 9, the photoresist is removed by ashing or the like in the state of FIG. Then, after the insulating film 40 is laminated over the entire substrate, thermal activation is performed. In this case, the thermal activation may use laser equipment, but in the present example, a heating device such as a furnace is used rather than the laser equipment. In this case, the insulating film 40 covers and stabilizes the polysilicon layer of the active region in the thermal activation step. Therefore, exposing the polysilicon layer to perform thermal activation without forming an insulating film is less effective in activation, difficult to control, and poor in reproducibility, making it difficult to use in a real process. The insulating film 40 is used by stacking a silicon nitride film with a thickness of 500 to 5000 mA in view of increasing the channel current. If the thickness is too thin, there may be a disadvantage due to the step due to the structure on the substrate, and at 8000 이 or more, which corresponds to a normal interlayer insulating film, cracks may occur due to thermal stress, so leakage may easily occur in the finished device. 1000-2000 mm thickness is preferable. In this case, in order to complete the interlayer insulating film, it is necessary to further laminate the insulating film after thermal activation. For thermal activation it is required to maintain the temperature of the furnace at 400 to 450 ° C. for at least 30 minutes. Higher temperatures in the furnace can save time, but silicon nitride films are more susceptible to thermal stress, while lower temperatures make activation difficult or take longer. 30 minutes or more for 450 degreeC and 2 hours or more for 400 degreeC are suitable.

절연막(40)으로 실리콘 산화막도 가능하다. 산화막은 통상 질화막에 비해 채널 전류 특성이 떨어지나, 비유전율이 낮아 기생 용량 등의 관점에서 유리하고, 층간 절연막 두께인 8000Å 두께를 한꺼번에 적층하고 열활성화를 실시할 수 있다. 이 경우, 400 내지 500℃의 온도로 30분 이상 노의 온도를 유지하는 것이 바람직하다.As the insulating film 40, a silicon oxide film is also possible. The oxide film has a lower channel current characteristic than the nitride film, but has a low relative dielectric constant, which is advantageous in terms of parasitic capacitance, and the like, and can be thermally activated by stacking an interlayer insulating film thickness of 8000 kPa at a time. In this case, it is preferable to maintain the temperature of a furnace for 30 minutes or more at the temperature of 400-500 degreeC.

패드부에서는 이미 형성된 게이트 패드 위로 절연막이 적층되어 패드를 커버하게 된다.In the pad part, an insulating film is stacked on the already formed gate pad to cover the pad.

도10을 참조하면, 도9의 상태에서 층간 절연막(41)을 추가로 형성하고 콘택 홀 형성을 위한 패터닝을 실시한다. 층간 절연막(41)은 열활성화를 위해 적층된 절연막(40)과 합하여 6000Å 내지 8000Å 정도의 두께를 이루도록 적층하는데 경우에 따라서는 감광성 유기막으로 형성하기도 한다. 이 경우 패터닝을 위한 별도의 포토레지스트 적층을 별도로 시행할 필요가 없으므로 공정을 단순화할 수 있다. 콘택홀은 박막트랜지스터의 소오스/드레인 영역에서 폴리실리콘층을 노출시키도록 형성된다. Referring to FIG. 10, in the state of FIG. 9, an interlayer insulating film 41 is further formed and patterned for forming contact holes. The interlayer insulating film 41 is laminated so as to have a thickness of about 6000 kV to 8000 kPa in combination with the insulating film 40 stacked for thermal activation. In some cases, the interlayer insulating film 41 may be formed of a photosensitive organic film. In this case, there is no need to perform separate photoresist stacking for patterning, thereby simplifying the process. The contact hole is formed to expose the polysilicon layer in the source / drain regions of the thin film transistor.

패드부에서도 게이트 패드(28)를 노출시키기 위해 절연막(40) 및 추가된 층간 절연막(41)을 패터닝하여 게이트 패드(28)의 상부 몰리브덴 텅스텐막이 드러나게 한다. In the pad portion, the insulating film 40 and the added interlayer insulating film 41 are patterned to expose the gate pad 28 so that the upper molybdenum tungsten film of the gate pad 28 is exposed.

도11를 참조하여 설명하면, 도10의 상태에서 콘택과 배선을 위한 금속층(42)을 적층하고 패터닝한다. 결과로 데이터 배선, 즉, 데이타 라인 및 콘택을 포함하는 소오스/드레인 전극이 형성된다. 예로써, 금속층, 즉, 데이타 배선층은 알미늄 함유막, 몰리브덴 텅스텐(MoW) 합금층과 알미늄 네디뮴 합금층의 이중막, 몰리브덴 텅스텐을 알미늄 네오디뮴 상하에 적층한 3중막 등으로 형성될 수 있다. 본 예에서는 금속층으로 3중막을 채용하는 것으로 한다. 또한, 패드부에서 게이트 패드와 같은 크기로 겹치는 데이타 패드가 형성되는 것으로 한다. Referring to FIG. 11, the metal layer 42 for contact and wiring is stacked and patterned in the state of FIG. 10. The result is a data wiring, i.e. a source / drain electrode comprising data lines and contacts. For example, the metal layer, that is, the data wiring layer, may be formed of an aluminum-containing film, a double film of a molybdenum tungsten (MoW) alloy layer and an aluminum neodymium alloy layer, or a triple layer of molybdenum tungsten stacked on top of aluminum neodymium. In this example, a triple film is adopted as the metal layer. It is also assumed that a data pad overlapping the pad portion has the same size as the gate pad.

한편, 층간절연막(41)과 절연막을 패터닝하여 콘택홀을 형성한 상태에서 금속층(42)을 적층하기 전에 폴리실리콘층 패턴(23)과 금속층(42)의 콘택 계면에서 면저항이 크게 나타나 인가전압을 강하시키고 트랜지스터의 기능을 저하시키는 경우가 많이 있다. 이런 계면저항의 문제를 줄이기 위해서는 금속층(42)을 적층하기 전에 계면의 저항성 물질들을 제거한다. 이때 저항으로 작용하기 쉬운 유기물과 표면 산화물은 각각 성질이 다르므로 두가지 저항물질을 공정을 구분하여 클리닝하는 것이 바람직하다. Meanwhile, before stacking the metal layer 42 in a state in which the interlayer insulating film 41 and the insulating film are patterned, the sheet resistance is large at the contact interface between the polysilicon layer pattern 23 and the metal layer 42 so as to apply the applied voltage. There are many cases of dropping and degrading the function of the transistor. To reduce the problem of interfacial resistance, the resistive materials at the interface are removed before the metal layer 42 is laminated. At this time, since the organic material and the surface oxide, which tend to act as resistances, have different properties, it is preferable to clean the two resistance materials according to the process.

예로써, 산화막 제거를 위해 불산(HF) 혹은 CF4와 산소의 혼합가스 등을 공급하면서 플라즈마 클리닝을 실시한 다음 아르곤 등을 사용하여 플라즈마를 인가하는 건식 클리닝을 실시하는 방법을 들 수 있다. 식각선택비를 높이기 위해 불산 습식 식각을 실시할 경우 콘택 홀 저면의 도핑된 폴리실리콘층의 소모를 줄여 버퍼층 생략을 용이하게 한다. 이때 패드부에서는 게이트 패드(28)의 상부가 드러나는 곳에 몰리브덴 텅스텐막이 드러나므로 데이타 패드(44)를 형성하기 전에 계면에 절연성 막이 생기는 이유로 추가로 건식 클리닝을 할 필요가 없고, 불산 식각 등에 잘 견딘다는 이점이 있다. For example, a plasma cleaning may be performed while supplying hydrofluoric acid (HF) or a mixed gas of CF 4 and oxygen to remove the oxide film, and then dry cleaning may be performed by applying plasma using argon or the like. When performing hydrofluoric acid wet etching to increase the etching selectivity, it is easy to omit the buffer layer by reducing the doped polysilicon layer on the bottom of the contact hole. At this time, since the molybdenum tungsten film is exposed in the pad portion where the top of the gate pad 28 is exposed, there is no need to perform additional dry cleaning because the insulating film is formed at the interface before the data pad 44 is formed, and it withstands hydrofluoric acid etching and the like. There is an advantage.

또한 폴리실리콘과 금속막의 접촉면에 대한 도전성을 높이기 위해 350℃ 내지 450℃로 열처리를 통해 합금화를 실시한다. 이런 합금화는 전단계의 열활성화를 생략하고 금속층(42)을 적층한 상태에서 열활성화와 동시에 실시될 수 있다. In addition, in order to increase the conductivity of the contact surface between the polysilicon and the metal film, alloying is performed by heat treatment at 350 ° C to 450 ° C. Such alloying may be performed simultaneously with thermal activation in a state in which the metal layer 42 is laminated without omitting the previous thermal activation.

도12를 참조하면, 도11의 상태에서 위에 보호막(51)을 형성하고 비아홀 형성을 위한 패터닝을 실시한다. 보호막(51)으로는 유기막과 무기막을 모두 사용할 수 있는데 흔히 감광성 유기막을 3μm 정도의 두께로 두껍게 형성한다. 특히, 반사형 혹은 부분 반사형 TFT LCD의 경우 보호막 상면에 노광과정을 이용하여 굴곡을 형성함으로써 마이크로 렌즈의 역할을 하게 할 수 있다. Referring to FIG. 12, in the state of FIG. 11, a passivation layer 51 is formed thereon and patterning is performed to form via holes. As the protective film 51, both an organic film and an inorganic film can be used, and a photosensitive organic film is often formed to a thickness of about 3 μm. In particular, in the case of the reflective or partially reflective TFT LCD, the curved surface may be formed by using an exposure process on the upper surface of the protective film to serve as a micro lens.                     

이때 패드부에는 데이타 패드(44)를 드러내는 패드 비아홀을 형성한다. 패드 비아홀은 패드 콘택 홀과 같은 크기의 단일 홀로 형성하지 않고, 패드 콘택 홀이 형성된 영역 내에 예를 들면, 한 변이 4um인 정사각형으로 다수의 패드 비아홀을 형성한다. 또한, 패드 콘택 홀의 경계부에서 일정 거리 떨어진 패드 콘택 홀 영역 내부에 패드 비아홀의 경계가 위치하도록 한다. 패드 콘택 홀의 경계와 패드 비아홀 경계가 겹치면 이 겹치는 영역에서는 한 번에 너무 많은 단차가 생겨 그 위쪽에 적층되는 반사막에서 단차로 인한 크랙이 빈발할 가능성이 높기 때문이다. 이렇게 다수의 패드 비아 홀을 형성하면 하나의 패드 비아 홀을 형성하는 경우에 비해 콘택 면적은 작아진다. 그러나, 패드의 전체 면적에서 드러나는 면적의 비가 줄어듦에 따라 현상액 등의 작용에 의한 데이타 패드의 표면에 대한 침식과 손상이 줄어들어 반사금속층과 데이타 패드 사이의 콘택 저항이 안정되고 낮은 상태를 가지게 된다. In this case, a pad via hole exposing the data pad 44 is formed in the pad part. The pad via hole is not formed as a single hole having the same size as the pad contact hole, but a plurality of pad via holes are formed in the area where the pad contact hole is formed, for example, a square having a side of 4um. In addition, a boundary of the pad via hole may be located in the pad contact hole area spaced a predetermined distance from the boundary of the pad contact hole. This is because when the pad contact hole boundary and the pad via hole boundary overlap, too many steps are generated in this overlapping area at one time, and cracks due to the step are more likely to occur in the reflective film stacked thereon. If a plurality of pad via holes are formed in this way, the contact area is smaller than in the case of forming one pad via hole. However, as the ratio of the area exposed from the entire area of the pad is reduced, erosion and damage to the surface of the data pad due to the action of the developer and the like are reduced, resulting in a stable and low contact resistance between the reflective metal layer and the data pad.

도13은 도12의 상태에서 투명전극층을 400℃ 정도로 적층하고 패터닝하여 화소전극(52)을 형성한 상태를 나타낸다. 투명전극으로는 가장 효율성이 좋은 ITO(Indium Tin Oxide)를 많이 사용하나 대신 IZO(Indium Zinc Oxide)등을 사용할 수도 있다. 반사형의 경우는 화소전극으로 알미늄 함유 금속이나 은을 주로한 APC(Ag:Pd:Cu=98:1:1)를 사용할 수 있다. 단 패드부에서 패드 금속(53)이 알미늄 함유 금속으로만 마감될 경우 드러난 알미늄이 습기 등에 의해 부식될 염려가 있으므로 주의가 필요하다,FIG. 13 illustrates a state in which the pixel electrode 52 is formed by stacking and patterning the transparent electrode layer at about 400 ° C. in the state of FIG. 12. As the transparent electrode, ITO (Indium Tin Oxide) is used most efficiently, but IZO (Indium Zinc Oxide) may be used instead. In the case of the reflective type, an APC (Ag: Pd: Cu = 98: 1: 1) mainly made of aluminum or a metal may be used as the pixel electrode. However, if the pad metal 53 finishes only with an aluminum-containing metal in the pad part, care must be taken because the exposed aluminum may be corroded by moisture or the like.

도14는 도1에 대응하여 본 실시예의 패드부를 나타낸 것이다. 단, 도13에는 패드부의 비아홀이 측단면 상에 두 개로 형성되어 있으나, 게이트 패드(28) 및 데이타 패드(44)가 겹쳐지고, 하나로 넓게 형성된 콘택 홀 영역 내에 다수의 비아 홀이 행렬을 이루면서 보호막 내에 형성된 경우를 상정하여 나타냈다. FIG. 14 shows the pad portion of this embodiment corresponding to FIG. In FIG. 13, two via holes are formed on the side surface of the pad, but the gate pad 28 and the data pad 44 overlap each other, and a plurality of via holes form a matrix in a contact hole region formed in a single protective film. The case formed inside was assumed and shown.

본 발명에 따르면, 하부 콘택 홀과 상부 비아 홀이 같은 영역에서 겹치는 것을 방지하여 패드 주변에서의 급격한 단차 발생을 줄일 수 있다. 또한, 패드 전체를 드러내지 않고 현상액 등에 하부 도전 금속층이 드러나는 면적 비를 조절하여 전기 화학적 부식과 훼손을 막을 수 있다. 또한, 게이트막이나 데이타 금속층 상부에 몰리브덴 텅스텐등을 사용하면 상하부 금속의 콘택 계면에서 절연막 생성등 콘택 저항을 높이는 요소를 방지할 수 있다. According to the present invention, it is possible to prevent the lower contact hole and the upper via hole from overlapping in the same area, thereby reducing the occurrence of a sharp step around the pad. In addition, it is possible to prevent the electrochemical corrosion and damage by adjusting the area ratio of the lower conductive metal layer exposed to the developer or the like without exposing the entire pad. In addition, when molybdenum tungsten or the like is used over the gate film or the data metal layer, it is possible to prevent elements that increase the contact resistance such as the generation of an insulating film at the contact interface of the upper and lower metals.

Claims (12)

투명한 절연 기판,Transparent insulation substrate, 상기 기판 위에 형성되어 있으며, 불순물로 도핑되어 있는 소오스 및 드레인 영역과 상기 소오스 및 드레인 영역 사이에 위치하는 채널 영역을 포함하는 반도체 패턴,A semiconductor pattern formed on the substrate and including a source and drain region doped with impurities and a channel region between the source and drain regions; 상기 반도체 패턴의 상부에 형성되어 있는 게이트 절연막,A gate insulating film formed on the semiconductor pattern; 상기 게이트 절연막 상부에 형성되어 있으며, 일 방향으로 뻗어 있는 게이트 라인 및 상기 게이트 라인에 연결되어 있으며 상기 반도체 패턴과 중첩되어 있는 게이트 전극을 포함하는 게이트 배선,A gate wiring formed on the gate insulating layer and including a gate line extending in one direction and a gate electrode connected to the gate line and overlapping the semiconductor pattern; 상기 게이트 배선 및 상기 반도체 패턴을 덮고 있는 층간 절연막,An interlayer insulating film covering the gate wiring and the semiconductor pattern; 상기 층간 절연막 상부에 형성되어 있으며, 세로 방향으로 뻗어 있는 데이타 라인, 상기 데이타 라인에 연결되어 있으며 상기 게이트 절연막 및 상기 층간 절연막의 일 접촉 구멍을 통해 상기 소오스 영역과 연결되어 있는 소오스 전극 및 상기 소오스 전극과 분리되어 상기 게이트 전극을 중심으로 상기 소오스 전극과 마주하고 있으며 상기 층간 절연막 또는 상기 게이트 절연막의 다른 접촉 구멍을 통해 상기 드레인 영역과 연결되어 있는 드레인 전극을 포함하는 데이타 배선,A source line formed on the interlayer insulating layer, a data line extending in a vertical direction, a source electrode connected to the data line, and connected to the source region through one contact hole between the gate insulating layer and the interlayer insulating layer; A data line separated from the gate electrode and facing the source electrode around the gate electrode and including a drain electrode connected to the drain region through the interlayer insulating layer or another contact hole of the gate insulating layer; 상기 데이타 배선 위에 형성되며 비아 홀을 가지는 보호막 및A protective film formed on the data line and having a via hole; 상기 비아 홀을 통해 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하는 박막 트랜지스터 액정표시장치.And a pixel electrode connected to the drain electrode through the via hole. 제 1 항에 있어서,The method of claim 1, 상기 게이트 배선의 일부를 이루는 게이트 패드와 데이타 배선의 일부를 이루는 데이타 패드가 겹치게 이루어지는 패드부에 있어서, In a pad portion in which a gate pad forming a part of the gate wiring and a data pad forming a part of the data wiring overlap each other, 상기 게이트 패드와 상기 데이타 패드 사이에 적층된 층간 절연막을 패터닝하여 형성되는 패드 콘택 홀의 주변 경계부와 A peripheral boundary of a pad contact hole formed by patterning an interlayer insulating layer stacked between the gate pad and the data pad; 상기 데이타 패드와 패드 금속 사이에 적층된 상기 보호막을 패터닝하여 형성되는 패드 비아 홀의 주변 경계부가 위에서 볼 때 서로 겹치지 않도록 일정 거리 이격되게 형성되는 것을 특징으로 하는 박막트랜지스터 액정표시장치.And a peripheral boundary of pad via holes formed by patterning the passivation layer stacked between the data pad and the pad metal so as to be spaced apart by a predetermined distance so as not to overlap each other when viewed from above. 제 2 항에 있어서,The method of claim 2, 상기 보호막을 패터닝하여 형성하는 상기 패드 비아 홀이 상기 데이타 패드가 형성된 영역에, 복수개로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치. And a plurality of pad via holes formed by patterning the passivation layer in a region where the data pad is formed. 제 3 항에 있어서,The method of claim 3, wherein 상기 데이타 패드는 알미늄 함유 금속의 단일층 또는 알미늄 함유 금속층 상하에 몰리브덴 텅스텐을 적층한 3중층 가운데 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치.And the data pad comprises one of a single layer of an aluminum-containing metal or a triple layer of molybdenum tungsten layered on and under the aluminum-containing metal layer. 제 3 항에 있어서,The method of claim 3, wherein 상기 패드 금속은 투명층인 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 반사막인 APC(Ag:Pd:Cu=98:1:1), 알미늄 네드뮴 가운데 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치.The pad metal is a thin film transistor liquid crystal comprising one of a transparent layer of indium tin oxide (ITO), indium zinc oxide (IZO), a reflective film of APC (Ag: Pd: Cu = 98: 1: 1), and aluminum nemium. Display. 제 1 항에 있어서, The method of claim 1, 상기 데이타 배선의 일부로 이루어진 데이타 패드가 상기 화소전극의 일부로 이루어진 패드 금속과 접속되도록 이루어지는 패드부에 있어서, In a pad portion formed such that a data pad formed as part of the data line is connected to a pad metal formed as part of the pixel electrode, 상기 데이타 패드와 상기 패드 금속의 사이에 적층된 상기 보호막을 패터닝하여 형성되는 패드 비아 홀이 복수개로 이루어짐을 특징으로 하는 박막트랜지스터 액정표시장치.And a plurality of pad via holes formed by patterning the passivation layer stacked between the data pad and the pad metal. 제 6 항에 있어서,The method of claim 6, 상기 데이타 배선은 알미늄 함유 금속의 단일층 또는 알미늄 함유 금속층 상하에 몰리브덴 텅스텐을 적층한 3중층 가운데 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치.And the data line is made of one of a single layer of an aluminum-containing metal or a triple layer of molybdenum tungsten layered on and under the aluminum-containing metal layer. 제 6 항에 있어서,The method of claim 6, 상기 화소전극은 투명층인 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 반사막인 APC(Ag:Pd:Cu=98:1:1), 알미늄 네드뮴 가운데 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치.The pixel electrode is a thin film transistor liquid crystal comprising one of a transparent layer of ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), APC (Ag: Pd: Cu = 98: 1: 1), Aluminum Nemium Display. 화소부에서, In the pixel part, 투명한 절연 기판,Transparent insulation substrate, 상기 기판 위에 형성되어 있으며, 불순물로 도핑되어 있는 소오스 및 드레인 영역과 상기 소오스 및 드레인 영역 사이에 위치하는 채널 영역을 포함하는 폴리실리콘 패턴,A polysilicon pattern formed on the substrate and including a source and drain region doped with an impurity and a channel region disposed between the source and drain regions; 상기 폴리실리콘 패턴의 상부에 형성되어 있는 게이트 절연막,A gate insulating film formed on the polysilicon pattern; 상기 게이트 절연막 상부에 형성되어 있으며, 일 방향으로 뻗어 있는 게이트 라인 및 상기 게이트 라인에 연결되어 있으며 상기 반도체 패턴과 중첩되어 있는 게이트 전극을 포함하는 게이트 배선,A gate wiring formed on the gate insulating layer and including a gate line extending in one direction and a gate electrode connected to the gate line and overlapping the semiconductor pattern; 상기 게이트 배선 및 상기 반도체 패턴을 덮고 있는 층간 절연막,An interlayer insulating film covering the gate wiring and the semiconductor pattern; 상기 층간 절연막 상부에 형성되어 있으며, 세로 방향으로 뻗어 있는 데이타 라인, 상기 데이타 라인에 연결되어 있으며 상기 게이트 절연막 및 상기 층간 절연막의 일 접촉 구멍을 통해 상기 소오스 영역과 연결되어 있는 소오스 전극 및 상기 소오스 전극과 분리되어 상기 게이트 전극을 중심으로 상기 소오스 전극과 마주하고 있으며 상기 층간 절연막 또는 상기 게이트 절연막의 다른 접촉 구멍을 통해 상기 드레인 영역과 연결되어 있는 드레인 전극을 포함하는 데이타 배선 및A source line formed on the interlayer insulating layer, a data line extending in a vertical direction, a source electrode connected to the data line, and connected to the source region through one contact hole between the gate insulating layer and the interlayer insulating layer; A data line separated from the gate electrode and facing the source electrode around the gate electrode and including a drain electrode connected to the drain region through the interlayer insulating layer or another contact hole of the gate insulating layer; 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며, A pixel electrode connected to the drain electrode; 기판 주변에 형성된 패드부에서, In the pad portion formed around the substrate, 상기 게이트 배선의 일부를 이루는 적어도 하나의 게이트 패드 및 상기 데이 타 배선의 일부를 이루는 적어도 하나의 데이타 패드가 겹치게 이루어지고, At least one gate pad constituting a part of the gate wiring and at least one data pad constituting a part of the data wiring overlap each other; 상기 게이트 배선과 상기 데이타 배선 사이에 적층된 상기 층간 절연막을 패터닝하여 형성되는 패드 콘택 홀과 A pad contact hole formed by patterning the interlayer insulating layer stacked between the gate line and the data line; 상기 데이타 배선과 상기 화소전극 사이에 적층된 상기 보호막을 패터닝하여 형성되는 패드 비아 홀의 주변 경계부가 위에서 볼 때 서로 겹치지 않도록 일정 거리 이격되게 형성되는 것을 특징으로 하는 박막트랜지스터 액정표시장치. And a peripheral boundary of pad via holes formed by patterning the passivation layer stacked between the data line and the pixel electrode so as to be spaced apart by a predetermined distance so as not to overlap each other when viewed from above. 제 9 항에 있어서,The method of claim 9, 상기 보호막을 패터닝하여 형성하는 상기 패드 비아 홀이 상기 데이타 패드가 형성된 영역에 복수개로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치. And a plurality of pad via holes formed by patterning the passivation layer in a region where the data pad is formed. 제 10 항에 있어서,The method of claim 10, 상기 데이타 배선은 알미늄 함유 금속의 단일층 또는 알미늄 함유 금속층 상하에 몰리브덴 텅스텐을 적층한 3중층 가운데 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치.And the data line is made of one of a single layer of an aluminum-containing metal or a triple layer of molybdenum tungsten layered on and under the aluminum-containing metal layer. 제 10 항에 있어서,The method of claim 10, 상기 화소전극은 투명층인 ITO, IZO, 반사막인 APC, 알미늄 네드뮴 가운데 하나로 이루어지는 것을 특징으로 하는 박막트랜지스터 액정표시장치.The pixel electrode is a thin film transistor liquid crystal display, characterized in that made of one of the transparent layer ITO, IZO, APC of the reflective film, aluminum aluminum.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990061337A (en) * 1997-12-31 1999-07-26 윤종용 Method of manufacturing a semiconductor device having a multilayer pad
KR19990079262A (en) * 1998-04-03 1999-11-05 윤종용 Method of manufacturing flat drive liquid crystal display

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990061337A (en) * 1997-12-31 1999-07-26 윤종용 Method of manufacturing a semiconductor device having a multilayer pad
KR19990079262A (en) * 1998-04-03 1999-11-05 윤종용 Method of manufacturing flat drive liquid crystal display

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