JPH07153971A - Semiconductor device and its manufacture - Google Patents
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- JPH07153971A JPH07153971A JP6258834A JP25883494A JPH07153971A JP H07153971 A JPH07153971 A JP H07153971A JP 6258834 A JP6258834 A JP 6258834A JP 25883494 A JP25883494 A JP 25883494A JP H07153971 A JPH07153971 A JP H07153971A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ガラス等の絶縁材料、
あるいは珪素ウェハー上に酸化珪素等の絶縁被膜を形成
した材料等の絶縁表面上に形成され、比較的、高い電圧
で使用される絶縁ゲイト型トランジスタ（ＴＦＴ）およ
びその作製方法に関する。本発明は、特にＮチャネル型
ＴＦＴに関する。また、本発明は、特にガラス転移点
（歪み温度、歪み点とも言う）が７５０℃以下のガラス
基板上に形成されるＴＦＴに有効である。本発明による
半導体装置は、液晶ディスプレー等のアクティブマトリ
クスやイメージセンサー等の駆動回路、あるいは３次元
集積回路に使用されるものである。BACKGROUND OF THE INVENTION The present invention relates to an insulating material such as glass,
Alternatively, the present invention relates to an insulating gate type transistor (TFT) formed on an insulating surface such as a material obtained by forming an insulating film such as silicon oxide on a silicon wafer and used at a relatively high voltage, and a manufacturing method thereof. The present invention particularly relates to N-channel TFTs. Further, the present invention is particularly effective for a TFT formed on a glass substrate having a glass transition point (also referred to as strain temperature or strain point) of 750 ° C. or lower. The semiconductor device according to the present invention is used in an active matrix such as a liquid crystal display, a drive circuit such as an image sensor, or a three-dimensional integrated circuit.
【０００２】[0002]
【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置やイメージセンサー等の駆動の目的で、ＴＦ
Ｔ（薄膜トランジスタ）が広く用いられている。特に、
最近は、高速動作の必要から、非晶質珪素を活性層に用
いた非晶質珪素ＴＦＴにかわって、より電界移動度の高
い結晶珪素ＴＦＴが開発されている。しかしながら、よ
り高度な特性と高い電圧での駆動に対する耐久性が必要
とされるようになると、高抵抗領域を有することが必要
とされた。以下、本発明において、高抵抗領域というと
きには、高抵抗不純物領域（高抵抗ドレイン（ＨＲ
Ｄ）、もしくは低濃度ドレイン（ＬＤＤ）ともいう）と
ともに、ゲイト電極と不純物領域が重なりあわない部分
（すなわち、オフセット領域）のことも含める。2. Description of the Related Art Conventionally, a TF has been used for the purpose of driving an active matrix type liquid crystal display device or an image sensor.
T (thin film transistor) is widely used. In particular,
Recently, because of the need for high-speed operation, a crystalline silicon TFT having higher electric field mobility has been developed in place of the amorphous silicon TFT using amorphous silicon in the active layer. However, when higher characteristics and durability against driving at a high voltage are required, it is necessary to have a high resistance region. Hereinafter, in the present invention, a high resistance region is referred to as a high resistance impurity region (high resistance drain (HR
D) or a low-concentration drain (LDD) as well as a portion where the gate electrode and the impurity region do not overlap each other (that is, an offset region).
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、このよ
うな構造においては、特にＮチャネル型のＴＦＴにおい
て、ホットキャリヤによって生じた負の電荷がドレイン
側のゲイト絶縁膜中にトラップされるため、その下の高
抵抗領域の導電型が弱いＰ型となり、ソース／ドレイン
間の電流が妨げられる。However, in such a structure, particularly in the N-channel TFT, the negative charges generated by the hot carriers are trapped in the gate insulating film on the drain side. The conductivity type of the high resistance region is weak P type, and the current between the source and the drain is blocked.
【０００４】また、このような高抵抗領域を形成する工
程は、フォトリソグラフィー法に頼らざるを得ず、ゲイ
ト電極の端部に自己整合的に高抵抗領域を形成すること
は困難であり、そのため、得られるＴＦＴの歩留りや特
性の均一性が良くなかった。本発明はこのような問題に
鑑みてなされたもので、ホットキャリヤによる劣化を防
止し、また、高抵抗領域を自己整合（セルフアライン）
的に形成することによって、すなわち、フォトリソグラ
フィー工程を用いることなく該領域を形成することによ
って、ＴＦＴの歩留りと特性の均一性の向上を図るもの
である。Further, the step of forming such a high resistance region must rely on a photolithography method, and it is difficult to form the high resistance region in a self-aligned manner at the end of the gate electrode. The yield and the uniformity of characteristics of the obtained TFT were not good. The present invention has been made in view of such a problem, prevents deterioration due to hot carriers, and self-aligns the high resistance region.
Formation of the TFT, that is, by forming the region without using a photolithography process, the yield and the uniformity of the characteristics of the TFT are improved.
【０００５】[0005]
【課題を解決するための手段】本発明では、高抵抗領域
上、もしくは高抵抗領域上に形成されたゲイト絶縁膜
（酸化珪素）上に２００〜２０００Åの厚さの窒化珪素
等の正の電荷をトラップ（捕獲）しうる被膜を設ける。
該被膜には正の電荷がトラップされることになるので、
その下の高抵抗領域は弱いＮ型となり、あるいは負の電
荷を相殺し、結果的にホットキャリヤによる劣化を抑制
することができる。すなわち、ドレイン−ゲイト間に高
電圧、例えばドレインに＋１５Ｖを印加し、ゲイトに−
２０Ｖを印加した場合においても、インパクトアイオナ
イゼーションにより発生した電荷のうち、高抵抗領域上
に酸化珪素膜が存在しない場合には負の電荷はトラップ
されることがなく、また、酸化珪素膜が存在して負の電
荷がそこにトラップされても、正の電荷をトラップする
被膜が存在すれば、負の電荷の効果は相殺されてしま
い、高抵抗領域はＰ型となることがない。このため、高
い信頼性を得ることができる。According to the present invention, a positive charge such as silicon nitride having a thickness of 200 to 2000 Å is formed on a high resistance region or on a gate insulating film (silicon oxide) formed on the high resistance region. A film capable of trapping (capturing) is provided.
Since positive charges will be trapped in the film,
The high resistance region thereunder becomes a weak N type or cancels out negative charges, and as a result, deterioration due to hot carriers can be suppressed. That is, a high voltage is applied between the drain and the gate, for example, +15 V is applied to the drain, and
Even when 20 V is applied, of the charges generated by impact ionization, if the silicon oxide film does not exist on the high resistance region, the negative charges are not trapped and the silicon oxide film exists. Even if the negative charges are trapped therein, the effect of the negative charges is canceled out by the presence of the coating film that traps the positive charges, and the high resistance region does not become P-type. Therefore, high reliability can be obtained.
【０００６】このような正の電荷をトラップ（捕獲）す
る被膜とゲイト絶縁膜との位置関係を図４に示す。図に
おいて、１、１１、２１、３１はソースであり、５、１
５、２５、３５はドレインである。また、２、４、１
２、１４、２２、２４、３２、３４は高抵抗領域であ
り、３、１３、２３、３３はチャネル形成領域である。
これらの半導体活性層を上にゲイト絶縁膜６、１６、２
６、３６がある。ゲイト絶縁膜を覆って、ゲイト電極
７、１７、２７、３７が設けられる。ゲイト電極は陽極
酸化物層７’、１７’、２７’、３７’によって、その
上面および側面が覆われている。そして、これらを覆っ
て、層間絶縁物８、１８、２８、３８が形成され、ソー
ス電極９、１９、２９、３９、ドレイン電極１０、２
０、３０、４０が形成されている。正の電荷をトラップ
する被膜８’、１８’、２８’、３８’は層間絶縁物と
ゲイト電極の間に設けられる。そして、ゲイト絶縁膜と
の関係から、以下の４つのパターンが考えられる。FIG. 4 shows the positional relationship between such a film for trapping (capturing) positive charges and the gate insulating film. In the figure, 1, 11, 21, and 31 are sources, and 5, 1
5, 25 and 35 are drains. Also, 2, 4, 1
2, 14, 22, 24, 32 and 34 are high resistance regions, and 3, 13, 23 and 33 are channel forming regions.
Gate insulating films 6, 16, and 2 are formed on these semiconductor active layers.
There are 6, 36. Gate electrodes 7, 17, 27 and 37 are provided so as to cover the gate insulating film. The gate electrode is covered with anodic oxide layers 7 ', 17', 27 ', 37' on its top and side surfaces. Then, interlayer insulators 8, 18, 28, 38 are formed so as to cover these, source electrodes 9, 19, 29, 39, drain electrodes 10, 2
0, 30, and 40 are formed. The coatings 8 ', 18', 28 ', 38' for trapping positive charges are provided between the interlayer insulator and the gate electrode. Then, the following four patterns can be considered in relation to the gate insulating film.
【０００７】第１は、図４（Ａ）に示すように、ゲイト
絶縁膜６がソース領域１、ドレイン領域５を覆い、その
上に被膜８’が形成される例である。第２は、図４
（Ｂ）に示すように、ゲイト絶縁膜１６が実質的に高抵
抗領域１２、１４およびチャネル形成領域１３を覆う例
である。第３は、図４（Ｃ）に示すように、ゲイト絶縁
膜２６が実質的にチャネル形成領域２３のみを覆う例で
ある。第４は、図４（Ａ）、（Ｂ）を改良したもので、
図４（Ｄ）に示すように、ゲイト絶縁膜３６がゲイト電
極の下の部分（すなわち、チャネル形成領域３３の上の
部分）以外では、より薄く形成されているものである。First, as shown in FIG. 4A, a gate insulating film 6 covers the source region 1 and the drain region 5, and a film 8'is formed thereon. The second is FIG.
As shown in (B), this is an example in which the gate insulating film 16 substantially covers the high resistance regions 12 and 14 and the channel forming region 13. Third, as shown in FIG. 4C, the gate insulating film 26 substantially covers only the channel forming region 23. The fourth is a modification of FIGS. 4 (A) and 4 (B).
As shown in FIG. 4D, the gate insulating film 36 is formed thinner except for the portion below the gate electrode (that is, the portion above the channel formation region 33).
【０００８】本発明では、上記のように高抵抗領域を自
己整合的に形成する際には、ゲイト電極の陽極酸化等の
手段によって形成された酸化物層を積極的に用い、自己
整合的に高抵抗領域を形成することを特徴とする。陽極
酸化物はその厚さの制御が精密におこなえ、また、その
厚さも１０００Å以下の薄いものから５０００Å以上の
厚いもの（例えば、１μｍ）まで幅広く、しかも均一に
形成できるという特徴を有しているため、高抵抗領域の
幅の自由度を高め、かつ、自己整合プロセスを採用する
面からは、その幅のばらつきを小さくするうえで好まし
い。According to the present invention, when the high resistance region is formed in a self-aligning manner as described above, an oxide layer formed by means such as anodic oxidation of the gate electrode is positively used to self-align. It is characterized in that a high resistance region is formed. The thickness of anodized oxide can be precisely controlled, and the thickness of anodic oxide is wide and uniform, from thin ones of 1000 Å or less to thick ones of 5000 Å or more (for example, 1 μm). Therefore, from the viewpoint of increasing the flexibility of the width of the high resistance region and adopting the self-alignment process, it is preferable to reduce the variation in the width.
【０００９】特に、いわゆるバリヤ型の陽極酸化物はフ
ッ酸系のエッチャントでなければエッチングされないの
に対し、多孔質型の陽極酸化物は燐酸等のエッチャント
によって選択的にエッチングされる。このため、ＴＦＴ
を構成する他の材料、例えば、珪素、酸化珪素には何ら
ダメージ（損傷）を与えることなく、処理することがで
きるのが特徴である。また、バリヤ型、多孔質型とも陽
極酸化物はドライエッチングでは極めてエッチングされ
にくい。特に、酸化珪素とのエッチングにおいては選択
比が十分に大きいことも特徴である。したがって、多孔
質の陽極酸化物をゲイト電極の少なくとも側面に特定の
幅だけ、例えば１μｍ、形成した後、この多孔質陽極酸
化物をマスクとして、ゲイト絶縁膜をエッチングし、し
かる後に多孔質陽極酸化物をエッチングすると、ゲイト
電極がなく、ゲイト絶縁膜だけがある領域をゲイト電極
の横に約１μｍ形成することができる。このような工程
によって図４（Ｂ）の構造を得ることができる。In particular, the so-called barrier type anodic oxide is not etched unless it is a hydrofluoric acid type etchant, whereas the porous type anodic oxide is selectively etched by an etchant such as phosphoric acid. Therefore, the TFT
It is characterized in that it can be processed without giving any damage (damage) to other materials constituting, for example, silicon and silicon oxide. Further, in both the barrier type and the porous type, anodic oxide is extremely difficult to be etched by dry etching. In particular, the feature is that the selection ratio is sufficiently large in etching with silicon oxide. Therefore, after forming a porous anodic oxide on at least a side surface of the gate electrode with a specific width, for example, 1 μm, the gate insulating film is etched using this porous anodic oxide as a mask, and then the porous anodic oxidation is performed. When the object is etched, a region having no gate electrode but only a gate insulating film can be formed next to the gate electrode by about 1 μm. Through such steps, the structure of FIG. 4B can be obtained.
【００１０】図４（Ｂ）の場合には、高抵抗領域１２、
１４に、ソース領域１１、ドレイン領域１５よりも低濃
度のＮ型の不純物を１回のドーピング工程でドーピング
することができる。すなわち、特定のエネルギーの不純
物イオン、例えば３０ｋｅＶの燐イオンの場合には、不
純物の濃度は表面から数１００Åの深さが最も高く、一
般にガウス分布となる。このため、ゲイト絶縁膜に覆わ
れていないソース領域およびドレイン領域には十分な不
純物が注入されるのに対し、ゲイト絶縁膜１６に覆われ
た高抵抗領域では、不純物の多くがゲイト絶縁膜で止ま
り、高抵抗領域１２、１４に注入される不純物は、ソー
ス、ドレイン領域に注入されるものより１〜２桁程度低
くなる。イオンのエネルギーをより低くすると、ソース
領域、ドレイン領域に注入される不純物の量に比較し
て、高抵抗領域に注入される不純物の量はさらに少なく
なり、チャネル形成領域と同じ導電型のままとなる。こ
のように、自己整合的に形成されたゲイト絶縁膜を用い
ることによって自己整合的に高抵抗領域を形成すること
ができる。In the case of FIG. 4B, the high resistance region 12,
14 can be doped with N-type impurities having a lower concentration than the source region 11 and the drain region 15 in one doping step. That is, in the case of an impurity ion having a specific energy, for example, a phosphorus ion of 30 keV, the impurity concentration has the highest depth of several hundred Å from the surface and generally has a Gaussian distribution. Therefore, a sufficient amount of impurities are implanted into the source region and the drain region which are not covered with the gate insulating film, whereas in the high resistance region covered with the gate insulating film 16, most of the impurities are the gate insulating film. The impurities injected into the high resistance regions 12 and 14 are stopped, and the impurities injected into the high resistance regions 12 and 14 are lower than those injected into the source and drain regions by one to two digits. When the ion energy is lowered, the amount of impurities implanted into the high resistance region becomes smaller than the amount of impurities implanted into the source region and the drain region, and the conductivity type of the channel formation region remains the same. Become. As described above, by using the gate insulating film formed in self-alignment, the high resistance region can be formed in self-alignment.
【００１１】[0011]
【作用】いずれの場合においても、高抵抗領域上に窒化
珪素等の正の電荷をトラップする被膜を設けたためにホ
ットキャリヤによって発生した負の電荷の効果を相殺す
ることができる。まず、図４（Ａ）の場合について説明
する。この場合にはゲイト絶縁膜のうち、ドレイン側の
高抵抗領域４上の（酸化珪素の）ゲイト絶縁膜（図の点
線の楕円ａの部分）にホットキャリヤ注入によって負の
電荷がトラップされるが、その上の被膜８’には正の電
荷がトラップされるために、前記の負の電荷は打ち消さ
れる。しかしながら、正の電荷の効果が高抵抗領域にも
及ぶためには、ゲイト絶縁膜があまりに厚いことは望ま
しくなく、ゲイト絶縁膜の厚さは５００Å以下が好まし
い。しかし、５００Å以下の薄い膜では、質の悪いゲイ
ト絶縁膜ではリーク電流も大きいことが欠点である。In any case, the effect of the negative charges generated by the hot carriers can be canceled out by providing the film for trapping the positive charges such as silicon nitride on the high resistance region. First, the case of FIG. 4A will be described. In this case, negative charges are trapped by hot carrier injection in the gate insulating film (of silicon oxide) (the portion of the ellipse a of the dotted line in the figure) on the high resistance region 4 on the drain side of the gate insulating film. , The above-mentioned negative charges are canceled out because positive charges are trapped in the film 8'above. However, in order for the positive charge effect to reach the high resistance region, it is not desirable that the gate insulating film is too thick, and the thickness of the gate insulating film is preferably 500 Å or less. However, a thin film having a thickness of 500 Å or less has a drawback in that a leak current is large in a poor quality gate insulating film.
【００１２】図４（Ｂ）の場合にも、ドレイン側の高抵
抗領域１４上のゲイト絶縁膜にトラップされた負の電荷
の効果を、その上の被膜１８’にトラップされた正の電
荷によって打ち消す。そして、図４（Ａ）の場合と同様
に、ゲイト絶縁膜があまりに厚いことは望ましくなく、
ゲイト絶縁膜の厚さは５００Å以下が好ましい。Also in the case of FIG. 4B, the effect of the negative charges trapped in the gate insulating film on the high resistance region 14 on the drain side is caused by the positive charges trapped in the film 18 ′ on the gate insulating film. Cancel. Then, as in the case of FIG. 4A, it is not desirable that the gate insulating film is too thick,
The thickness of the gate insulating film is preferably 500 Å or less.
【００１３】図４（Ｃ）の場合は、ドレイン側の高抵抗
領域２４上には、ゲイト絶縁膜がなく、２８’には正の
電荷がトラップされるので、高抵抗領域の導電型は常に
弱いＮ型である。しかしながら、この場合には被膜２
８’を成膜する際に、成膜手段によっては高抵抗領域２
２、２４がダメージを受ける場合がある。一般に光ＣＶ
Ｄ法や減圧ＣＶＤ法では、ダメージが少ないが、前者は
成膜レートが遅く、後者は成膜温度が高いという欠点を
有する。もっとも、量産性が良く、かつ、成膜温度が低
いプラズマＣＶＤ法では、プラズマダメージが避けられ
ない。したがって、この構造は素子の特性をいくらか悪
化させる可能性があることを考慮しなければならない。In the case of FIG. 4C, since there is no gate insulating film on the drain side high resistance region 24 and positive charges are trapped in 28 ', the conductivity type of the high resistance region is always It is a weak N type. However, in this case the coating 2
When forming the film 8 ′, the high resistance region 2 may be formed depending on the film forming means.
2, 24 may be damaged. Generally optical CV
Although the D method and the low pressure CVD method have less damage, the former method has a drawback that the film forming rate is slow and the latter method has a disadvantage that the film forming temperature is high. However, plasma damage cannot be avoided by the plasma CVD method, which has good mass productivity and a low film formation temperature. Therefore, it must be taken into consideration that this structure may deteriorate the characteristics of the device to some extent.
【００１４】図４（Ｄ）の場合では、チャネル形成領域
３３上のゲイト絶縁膜は十分に厚くすることが可能なの
で、リーク電流が小さく、また、高抵抗領域３２、３４
には被膜３７’を形成する際のダメージが及ばない。ゲ
イト絶縁膜３６は高抵抗領域上では５００Å以下である
ことが好ましい。この構造の問題点は、このようにゲイ
ト絶縁膜を適当な厚さにだけエッチングする技術が難し
いということであり、量産性にやや難がある。図４
（Ｄ）では、ゲイト絶縁膜３６は高抵抗領域３２、３４
とチャネル形成領域３３のみを覆う例を示したが、ソー
ス領域３１、ドレイン領域３５を覆ってもよい。以下に
本発明の実施例を示し、さらに詳細に説明する。In the case of FIG. 4D, since the gate insulating film on the channel forming region 33 can be made sufficiently thick, the leak current is small, and the high resistance regions 32 and 34 are small.
Is not damaged when the coating 37 'is formed. The gate insulating film 36 is preferably 500 Å or less on the high resistance region. The problem with this structure is that the technique of etching the gate insulating film to an appropriate thickness is difficult, and the mass productivity is somewhat difficult. Figure 4
In (D), the gate insulating film 36 has high resistance regions 32 and 34.
Although only the channel forming region 33 is covered, the source region 31 and the drain region 35 may be covered. Examples of the present invention will be shown below and will be described in more detail.
【００１５】[0015]
〔実施例１〕 図１および図２に本実施例を示す。図１
は本発明の基本的な工程を示している。まず、基板１０
１上に下地絶縁膜１０２を形成する。基板としては無ア
ルカリガラス、例えば、コーニング７０５９（３００ｍ
ｍ×４００ｍｍもしくは１００ｍｍ×１００ｍｍ）を用
いた。下地絶縁膜１０２として厚さ１０００〜３０００
Åの酸化珪素膜を形成した。この酸化膜の形成方法とし
ては、酸素雰囲気中でのスパッタ法を使用した。しか
し、より量産性を高めるには、ＴＥＯＳをプラズマＣＶ
Ｄ法で分解・堆積した膜を用いてもよい。下地膜として
は、酸化珪素意外に、窒化アルミニウムの単層膜や、酸
化珪素と窒化アルミニウムの多層膜を用いてもよい。窒
化アルミニウム膜の形成には、窒素雰囲気中での反応性
スパッタ法を用いればよい。Example 1 This example is shown in FIGS. 1 and 2. Figure 1
Shows the basic steps of the present invention. First, the substrate 10
A base insulating film 102 is formed on the first layer 1. As a substrate, non-alkali glass, for example, Corning 7059 (300 m
m × 400 mm or 100 mm × 100 mm) was used. The thickness of the base insulating film 102 is 1000 to 3000
A silicon oxide film of Å was formed. As a method for forming this oxide film, a sputtering method in an oxygen atmosphere was used. However, in order to improve mass productivity, TEOS is used as plasma CV.
A film decomposed / deposited by the D method may be used. In addition to silicon oxide, a single layer film of aluminum nitride or a multilayer film of silicon oxide and aluminum nitride may be used as the base film. A reactive sputtering method in a nitrogen atmosphere may be used to form the aluminum nitride film.
【００１６】さらに活性層１０３を結晶性半導体（本発
明では単結晶、多結晶、セミアモルファス等、結晶が少
しでも混在している半導体を結晶性半導体という）によ
って形成する。ここではプラズマＣＶＤ法やＬＰＣＶＤ
法によって非晶質珪素膜を３００〜５０００Å、好まし
くは５００〜１０００Å堆積し、これを、５５０〜６０
０℃の還元雰囲気に２４時間放置して、結晶化せしめ
た。この工程は、レーザー照射によっておこなってもよ
い。そして、このようにして結晶化させた珪素膜をパタ
ーニングして島状領域１０３を形成した。そして、これ
を覆って酸化珪素等の材料によって絶縁膜１０４を形成
する。絶縁膜１０４としてはスパッタ法による厚さ３０
０〜１５００Å、好ましくは５００Å以下の厚さの酸化
珪素膜１０４を用いた。Further, the active layer 103 is formed of a crystalline semiconductor (in the present invention, a semiconductor in which crystals are mixed, such as single crystal, polycrystal, and semi-amorphous) is called a crystalline semiconductor. Here, plasma CVD method and LPCVD
The amorphous silicon film is deposited by the method to 300 to 5000 Å, preferably 500 to 1000 Å, and this is deposited to 550 to 60 Å.
It was left to stand in a reducing atmosphere at 0 ° C. for 24 hours to be crystallized. This step may be performed by laser irradiation. Then, the silicon film crystallized in this manner was patterned to form the island regions 103. Then, the insulating film 104 is formed of a material such as silicon oxide so as to cover it. The insulating film 104 has a thickness of 30 by the sputtering method.
A silicon oxide film 104 having a thickness of 0 to 1500 Å, preferably 500 Å or less was used.
【００１７】さらに陽極酸化可能な材料によって被膜を
形成する。この被膜の材料としては、陽極酸化の可能な
アルミニウム、タンタル、チタン、珪素等が好ましい。
本発明では、これらの材料を単独で使用した単層構造の
ゲイト電極を用いてもよいし、これらを２層以上重ねた
多層構造のゲイト電極としてもよい。例えば、アルミニ
ウム上に珪化チタンを重ねた２層構造や窒化チタン上に
アルミニウムを重ねた２層構造である。各々の層の厚さ
は必要とされる素子特性に応じて実施者が決定すればよ
い。Further, a film is formed by using an anodizable material. As the material of this coating, aluminum, tantalum, titanium, silicon or the like which can be anodized is preferable.
In the present invention, a single-layer structure gate electrode using these materials alone may be used, or a multi-layer structure gate electrode in which two or more layers are stacked may be used. For example, it has a two-layer structure in which titanium silicide is overlaid on aluminum and a two-layer structure in which aluminum is overlaid on titanium nitride. The thickness of each layer may be determined by a practitioner according to the required device characteristics.
【００１８】さらにその被膜を覆って、陽極酸化におい
てマスクとなる膜を形成し、この両者を同時にパターニ
ング、エッチングして、ゲイト電極１０５とその上のマ
スク膜１０６を形成する。このマスク膜の材料としては
通常のフォトリソグラフィー工程で用いられるフォトレ
ジスト、あるいは感光性ポリイミド、もしくは通常のポ
リイミドでエッチングの可能なものを使用すればよい。Further, a film which serves as a mask in anodic oxidation is formed covering the film, and both are simultaneously patterned and etched to form a gate electrode 105 and a mask film 106 thereon. As a material for the mask film, a photoresist used in a normal photolithography process, a photosensitive polyimide, or a material that can be etched with a normal polyimide may be used.
【００１９】ここでは陽極酸化の可能な被膜として、厚
さ１０００Å〜３μｍのアルミニウム（１ｗｔ％のＳ
ｉ、もしくは０．１〜０．３ｗｔ％のＳｃ（スカンジウ
ム）を含む）膜を電子ビーム蒸着法もしくはスパッタ法
によって形成した。そして、陽極酸化のマスクとしてフ
ォトレジスト（例えば、東京応化製、ＯＦＰＲ８００／
３０ｃｐ）をスピンコート法によって形成した。フォト
レジストの形成前に、陽極酸化法によって絶縁性の高
い、好ましくはバリヤ型の陽極酸化膜、例えば、厚さ１
００〜１０００Åの酸化アルミニウム膜を表面に形成し
ておくと、フォトレジストとの密着性が良く、また、フ
ォトレジストからの電流のリークを抑制することによ
り、後の陽極酸化工程において、多孔質陽極酸化物を側
面のみに形成するうえで有効であった。その後、フォト
レジストとアルミニウム膜をパターニングして、アルミ
ニウム膜と一緒にエッチングし、ゲイト電極１０５マス
ク膜１０６とした。（図１（Ａ））Here, as a coating capable of anodic oxidation, aluminum having a thickness of 1000Å to 3 μm (1 wt% of S
A film of i or containing 0.1 to 0.3 wt% of Sc (scandium) was formed by an electron beam evaporation method or a sputtering method. Then, as a mask for anodization, a photoresist (for example, OFPR800 /
30 cp) was formed by spin coating. Prior to the formation of the photoresist, a highly insulating, preferably barrier type, anodic oxide film, for example, with a thickness of 1
When an aluminum oxide film of 100 to 1000 Å is formed on the surface, the adhesion to the photoresist is good, and the leakage of current from the photoresist is suppressed, so that the porous anode can be used in the subsequent anodizing step. It was effective in forming the oxide only on the side surface. Then, the photoresist and the aluminum film were patterned and etched together with the aluminum film to form the gate electrode 105 mask film 106. (Fig. 1 (A))
【００２０】次に、ゲイト電極１０５に電解溶液中で電
流を印加することによってゲイト電極の側面に多孔質の
陽極酸化物１０７を形成する。この陽極酸化工程は、３
〜２０％のクエン酸もしくはショウ酸、燐酸、クロム
酸、硫酸等の酸性の水溶液を用いておこなう。この場合
には、１０〜３０Ｖ程度の低電圧で０．３〜２５μｍ、
例えば、１．０μｍの厚い陽極酸化物を形成することが
できる。陽極酸化工程後、マスク膜１０６をエッチング
除去する。Next, a current is applied to the gate electrode 105 in an electrolytic solution to form a porous anodic oxide 107 on the side surface of the gate electrode. This anodic oxidation process is 3
It is carried out using an acidic aqueous solution of citric acid or oxalic acid, phosphoric acid, chromic acid, sulfuric acid, etc. of -20%. In this case, at a low voltage of about 10 to 30 V, 0.3 to 25 μm,
For example, a thick anodic oxide of 1.0 μm can be formed. After the anodic oxidation process, the mask film 106 is removed by etching.
【００２１】本実施例では、厚さ３０００Å〜２μｍ、
例えば、厚さ５０００Åの多孔質陽極酸化物１０７を形
成した。陽極酸化は、３〜２０％のクエン酸もしくはシ
ョウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いて
おこない、１０〜３０Ｖの一定電流をゲイト電極に印加
すればよい。本実施例ではシュウ酸溶液（３０℃）中で
電圧を１０Ｖとし、２０〜４０分、陽極酸化した。陽極
酸化物の厚さは陽極酸化時間によって制御した。（図１
（Ｂ））In this embodiment, the thickness is 3000 Å to 2 μm,
For example, a porous anodic oxide 107 having a thickness of 5000 Å was formed. The anodic oxidation may be performed using an acidic aqueous solution of 3 to 20% citric acid or oxalic acid, phosphoric acid, chromic acid, sulfuric acid or the like, and a constant current of 10 to 30 V may be applied to the gate electrode. In this example, the voltage was set to 10 V in an oxalic acid solution (30 ° C.), and anodization was performed for 20 to 40 minutes. The thickness of the anodic oxide was controlled by the anodic oxidation time. (Fig. 1
(B))
【００２２】本発明においては、次の工程に移る前に、
ゲイト電極に３〜１０％の酒石液、硼酸、硝酸が含まれ
たエチレングルコール溶液中で、電流を印加することに
よって、さらに、ゲイト電極の側面および上面に絶縁性
の高いバリヤ型の陽極酸化物１０８を設けておくと良
い。この陽極酸化工程においては、得られる陽極酸化物
の厚さはゲイト電極１０５と対向の電極との間に印加さ
れる電圧の大きさによって決定される。In the present invention, before proceeding to the next step,
A barrier type anode having a high insulating property is further applied to the side surface and the upper surface of the gate electrode by applying a current in an ethylene glycol solution containing 3 to 10% tartar solution, boric acid and nitric acid. It is preferable to provide the oxide 108. In this anodic oxidation process, the thickness of the obtained anodic oxide is determined by the magnitude of the voltage applied between the gate electrode 105 and the opposing electrode.
【００２３】すなわち、マスクを除去し、再び電解溶液
中において、ゲイト電極に電流を印加した。今回の陽極
酸化においては、３〜１０％の酒石液、硼酸、硝酸が含
まれたエチレングルコール溶液を用いた。溶液の温度は
１０℃前後の室温より低い方が良好な酸化膜が得られ
た。このため、ゲイト電極の上面および側面にバリヤ型
の陽極酸化物１０８が形成された。陽極酸化物１０８の
厚さは印加電圧に比例し、印加電圧が１５０Ｖで２００
０Åの陽極酸化物が形成された。陽極酸化物１０８の厚
さは必要とされるオフセット、オーバーラップの大きさ
によって決定したが、３０００Å以上の厚さの陽極酸化
物を得るには２５０Ｖ以上の高電圧が必要であり、ＴＦ
Ｔの特性に悪影響を及ぼすので３０００Å以下の厚さと
することが好ましい。本実施例では８０〜１５０Ｖまで
上昇させ、必要とする陽極酸化膜１０８の厚さによって
電圧を選択した。（図１（Ｃ））That is, the mask was removed, and a current was applied to the gate electrode again in the electrolytic solution. In this anodic oxidation, an ethylene glycol solution containing 3 to 10% tartar solution, boric acid and nitric acid was used. A better oxide film was obtained when the temperature of the solution was lower than room temperature around 10 ° C. Therefore, the barrier type anodic oxide 108 was formed on the upper surface and the side surface of the gate electrode. The thickness of the anodic oxide 108 is proportional to the applied voltage and is 200 when the applied voltage is 150V.
0Å anodized oxide was formed. The thickness of the anodic oxide 108 was determined by the required offset and the size of the overlap, but a high voltage of 250 V or more is required to obtain an anodic oxide having a thickness of 3000 Å or more.
Since it has an adverse effect on the characteristics of T, it is preferable to set the thickness to 3000 Å or less. In this example, the voltage was raised to 80 to 150 V and the voltage was selected according to the required thickness of the anodic oxide film 108. (Fig. 1 (C))
【００２４】注目すべきは、バリヤ型の陽極酸化が後の
工程であるにもかかわらず、多孔質の陽極酸化物の外側
にバリヤ型の陽極酸化物ができるのではなく、バリヤ型
の陽極酸化物１０８は多孔質陽極酸化物１０７とゲイト
電極１０５の間に形成されることである。上記の燐酸系
のエッチャントにおいては、多孔質陽極酸化物のエッチ
ングレートはバリヤ型陽極酸化物のエッチングレートの
１０倍以上である。したがって、多孔質陽極酸化物１０
７のエッチングにおいて、バリヤ型の陽極酸化物１０８
は、燐酸系のエッチャントでは実質的にエッチングされ
ないので、内側のアルミニウムのゲイト電極を守ること
ができる。It should be noted that, although barrier type anodization is a later step, it does not mean that barrier type anodization is formed outside the porous anodization, but rather barrier type anodization. The object 108 is to be formed between the porous anodic oxide 107 and the gate electrode 105. In the phosphoric acid-based etchant, the etching rate of the porous anodic oxide is 10 times or more that of the barrier type anodic oxide. Therefore, the porous anodic oxide 10
7 etching, barrier type anodic oxide 108
Is not substantially etched by the phosphoric acid-based etchant, so that the inner aluminum gate electrode can be protected.
【００２５】そして、ドライエッチング法、ウェットエ
ッチング法等によって絶縁膜１０４をエッチングする。
このエッチング深さは任意であり、下に存在する活性層
が露出するまでエッチングをおこなっても、その途中で
とめてもよい。しかし、量産性・歩留り・均一性の観点
からは、活性層に至るまでエッチングすることが望まし
い。この際には陽極酸化物１０７およびゲイト電極１０
５に覆われた領域の下側の絶縁膜（ゲイト絶縁膜）には
もとの厚さの絶縁膜が残される。なお、ゲイト電極がア
ルミニウム、タンタル、、チタンを主成分とし、一方、
絶縁膜１０４が酸化珪素を主成分とする場合において、
ドライエッチング法を用いる場合には、フッ素系（例え
ばＮＦ3 、ＳＦ6 ）のエッチングガスを用いて、ドライ
エッチングをおこなえば、酸化珪素である絶縁膜１０４
は素早くエッチングされるが、酸化アルミニウム、酸化
タンタル、酸化チタンのエッチングレートは十分に小さ
いので絶縁膜１０４を選択的にエッチングできる。Then, the insulating film 104 is etched by a dry etching method, a wet etching method or the like.
This etching depth is arbitrary, and etching may be performed until the underlying active layer is exposed, or may be stopped midway. However, from the viewpoint of mass productivity, yield, and uniformity, it is desirable to etch up to the active layer. At this time, the anodic oxide 107 and the gate electrode 10
The insulating film having the original thickness is left in the insulating film (gate insulating film) below the region covered with 5. The gate electrode contains aluminum, tantalum, and titanium as main components, while
In the case where the insulating film 104 contains silicon oxide as a main component,
When the dry etching method is used, the insulating film 104 made of silicon oxide is formed by dry etching using a fluorine-based (for example, NF 3 or SF 6 ) etching gas.
Is etched quickly, but the etching rates of aluminum oxide, tantalum oxide, and titanium oxide are sufficiently low that the insulating film 104 can be selectively etched.
【００２６】また、ウェットエッチングにおいては、１
／１００フッ酸等のフッ酸系のエッチャントを用いれば
よい。この場合にも酸化珪素である絶縁膜１０４は素早
くエッチングされるが、酸化アルミニウム、酸化タンタ
ル、酸化チタンのエッチングレートは十分に小さいので
絶縁膜１０４を選択的にエッチングできる。In wet etching, 1
A hydrofluoric acid-based etchant such as / 100 hydrofluoric acid may be used. In this case as well, the insulating film 104 made of silicon oxide is etched quickly, but since the etching rates of aluminum oxide, tantalum oxide, and titanium oxide are sufficiently small, the insulating film 104 can be selectively etched.
【００２７】本実施例では、ドライエッチング法によっ
て酸化珪素膜１０４をエッチングした。このエッチング
においては、等方性エッチングのプラズマモードでも、
あるいは異方性エッチングの反応性イオンエッチングモ
ードでもよい。ただし、珪素と酸化珪素の選択比を十分
に大きくすることによって、活性層を深くエッチングし
ないようにすることが重要である。エッチングガスとし
てはＣＦ4 を使用した。当然のことながら、多孔質陽極
酸化物１０７の下の酸化珪素膜１０４’（以下、ゲイト
絶縁膜という）はエッチングされずに残った。（図１
（Ｄ）） その後、多孔質陽極酸化物１０７を除去する。エッチャ
ントとしては、燐酸系の溶液、例えば、燐酸、酢酸、硝
酸の混酸等が好ましい。エッチングレートは約６００Å
／分であった。その下のゲイト絶縁膜１０４’はそのま
ま残存した。（図１（Ｅ））In this embodiment, the silicon oxide film 104 is etched by the dry etching method. In this etching, even in the plasma mode of isotropic etching,
Alternatively, a reactive ion etching mode of anisotropic etching may be used. However, it is important to prevent the active layer from being deeply etched by sufficiently increasing the selection ratio of silicon and silicon oxide. CF 4 was used as the etching gas. As a matter of course, the silicon oxide film 104 ′ (hereinafter, referred to as a gate insulating film) below the porous anodic oxide 107 remained without being etched. (Fig. 1
(D)) Then, the porous anodic oxide 107 is removed. As the etchant, a phosphoric acid-based solution, for example, a mixed acid of phosphoric acid, acetic acid, nitric acid, or the like is preferable. Etching rate is about 600Å
/ Min. The underlying gate insulating film 104 'remains as it is. (Fig. 1 (E))
【００２８】以上の工程によって、ゲイト電極の下側に
選択的にゲイト絶縁膜１０４’が残存した構造を得るこ
とができた。そして、このゲイト絶縁膜１０４’は、も
ともと多孔質陽極酸化物１０７の下側に存在していたの
で、ゲイト電極１０５、バリヤ型陽極酸化物１０８の下
側のみならず、バリヤ型陽極酸化物１０８からｙの距離
だけ離れた位置にまで存在し、その幅ｙはほとんど一定
で、すなわち、ゲイト電極に対して自己整合的に決定さ
れることが特徴である。換言すれば、活性層１０３にお
けるゲイト電極下のチャネル形成領域の外側にはゲイト
絶縁膜１０４’の存在する領域と、存在しない領域とが
自己整合的に形成されるのである。Through the above steps, a structure in which the gate insulating film 104 'selectively remains below the gate electrode can be obtained. Since the gate insulating film 104 ′ originally exists below the porous anodic oxide 107, not only the gate electrode 105 and the barrier anodic oxide 108 but also the barrier anodic oxide 108. To y, the width y is almost constant, that is, the width y is determined in a self-aligned manner with respect to the gate electrode. In other words, the region where the gate insulating film 104 'exists and the region where it does not exist are formed in a self-aligned manner outside the channel forming region below the gate electrode in the active layer 103.
【００２９】その後、図２に示す工程に移行した。ま
ず、イオンドーピング法によって、ＴＦＴの活性層１０
３に、ゲイト電極部（すなわちゲイト電極とその周囲の
陽極酸化膜）およびゲイト絶縁膜をマスクとして自己整
合的にＮ型不純物イオン、例えば、燐イオンを注入し
た。ドーズ量は１×１０14〜５×１０15原子ｃｍ-2、例
えば、２×１０15原子ｃｍ-2、加速エネルギーは１０〜
６０ｋｅＶ、例えば、４０ｋＶとした。このときには加
速電圧が低かったため、領域１１０、１１３には十分な
量のＮ型不純物が注入されたが、ゲイト絶縁膜が障害と
なって、領域１１１、１１２には少量のＮ型不純物しか
注入されなかった。このようにＮ型不純物濃度および窒
素イオンの濃度の違いによって、低抵抗領域（ソース／
ドレイン領域）１１０、１１３、高抵抗領域１１１、１
１２を形成した。ドーピングガスとしてはフォスフィン
（ＰＨ3 ）を用いた。（図２（Ａ））After that, the process was shifted to the process shown in FIG. First, the active layer 10 of the TFT is formed by the ion doping method.
3, N-type impurity ions, for example, phosphorus ions were implanted in a self-aligning manner using the gate electrode portion (that is, the gate electrode and the surrounding anodic oxide film) and the gate insulating film as a mask. The dose amount is 1 × 10 14 to 5 × 10 15 atom cm −2 , for example, 2 × 10 15 atom cm −2 , and the acceleration energy is 10 to 10.
It was set to 60 keV, for example, 40 kV. At this time, since the acceleration voltage was low, a sufficient amount of N-type impurities were implanted into the regions 110 and 113, but the gate insulating film interfered with the regions 111 and 112, and only a small amount of N-type impurities were implanted. There wasn't. Thus, due to the difference in the N-type impurity concentration and the nitrogen ion concentration, the low resistance region (source / source
Drain regions) 110, 113, high resistance regions 111, 1
12 was formed. Phosphine (PH 3 ) was used as the doping gas. (Fig. 2 (A))
【００３０】ＳＩＭＳ（二次イオン質量分析法）の結果
によると、領域１１０、１１３の不純物濃度は１×１０
20〜２×１０21ｃｍ-3、領域１１１、１１２では１×１
０17〜２×１０18ｃｍ-3であった。ドーズ量換算では、
前者は５×１０14〜５×１０15ｃｍ-2、後者は２×１０
13〜５×１０14ｃｍ-2であった。この違いはゲイト絶縁
膜１０４’の有無によってもたらされたのであって、一
般的には、低抵抗不純物領域の不純物濃度は、高抵抗領
域のものより０．５〜３桁大きくなる。According to the result of SIMS (secondary ion mass spectrometry), the impurity concentration of the regions 110 and 113 is 1 × 10.
20 to 2 × 10 21 cm −3 , 1 × 1 in the regions 111 and 112
It was 0 17 to 2 × 10 18 cm −3 . In dose conversion,
The former is 5 × 10 14 to 5 × 10 15 cm -2 , and the latter is 2 × 10
It was 13 to 5 × 10 14 cm -2 . This difference is caused by the presence or absence of the gate insulating film 104 ', and generally, the impurity concentration of the low resistance impurity region is 0.5 to 3 orders of magnitude higher than that of the high resistance region.
【００３１】続いて、プラズマＣＶＤ法によって、全面
に窒化珪素膜１１４を厚さ２００〜２０００Å、形成し
た。この窒化珪素膜はシラン（ＳｉＨ4 ）とアンモニア
（ＮＨ3 ）とを１：５で混合し、基板温度２５０〜４０
０℃、代表的には、３５０℃で形成した。シランとアン
モニアとの比において、シランの量を多めにすると珪素
が過剰な、すなわち、正の電荷を捕獲しうるトラップセ
ンターが多い窒化珪素膜となる。しかしながら、絶縁性
は、シランの量の少ない窒化珪素膜よりは悪い。すなわ
ち、絶縁性が十分であり、かつ、若干の過剰な珪素がク
ラスターとして存在するような窒化珪素膜が得られるよ
うに、シランとアンモニアの比率を決定する必要があ
る。具体的には、原子比率で考えて、Ｓｉ／Ｎ＝１０／
１〜２／１で示される比率とすることが望ましい。Subsequently, a silicon nitride film 114 having a thickness of 200 to 2000 Å was formed on the entire surface by plasma CVD. This silicon nitride film was prepared by mixing silane (SiH 4 ) and ammonia (NH 3 ) at a ratio of 1: 5, and the substrate temperature was 250 to 40.
It was formed at 0 ° C., typically 350 ° C. In the ratio of silane to ammonia, if the amount of silane is increased, silicon becomes an excessive amount of silicon, that is, a silicon nitride film having many trap centers capable of trapping positive charges. However, the insulating property is worse than that of the silicon nitride film having a small amount of silane. That is, it is necessary to determine the ratio of silane and ammonia so as to obtain a silicon nitride film having a sufficient insulating property and having a slight excess of silicon as clusters. Specifically, considering the atomic ratio, Si / N = 10 /
It is desirable to set the ratio to be 1 to 2/1.
【００３２】また、この窒化珪素膜の代わりに一般的な
窒化珪素膜（Ｓｉ3 Ｎ4 またはそれに近い組成比率で示
される）で珪素が過剰な珪素膜が挟まれた構造を有する
３層構造の層（膜）を採用することも効果的である。具
体的には、活性層に接する側から１０〜１００Å例えば
５０Åの一般的な窒化珪素膜と、２０〜２００Å例えば
１００Åの珪素の過剰な珪素膜と、１００〜１０００Å
例えば５００Åの一般的な珪素膜とを３層に積層した構
造を採用するのでもよい。Further, in place of the silicon nitride film, a three-layer structure having a structure in which a silicon film excessive in silicon is sandwiched by a general silicon nitride film (shown by a composition ratio of Si 3 N 4 or close thereto) It is also effective to employ layers (membranes). Specifically, from the side in contact with the active layer, a general silicon nitride film having a thickness of 10 to 100Å, for example 50Å, a silicon film having an excess of 20 to 200Å, for example, 100Å, and a film having a thickness of 100 to 1000Å
For example, a structure in which a general silicon film having a thickness of 500 Å is laminated in three layers may be adopted.
【００３３】これは、正の電荷を捕獲しうる能力と絶縁
性とを両立させるための構成である。この場合、一般的
な窒化珪素膜（Ｓｉ3 Ｎ4 またはそれに近い組成比率で
示される）によって絶縁性が保たれ、珪素が過剰な珪素
膜によって、正の電荷を捕獲しうる能力を得ることがで
きる。This is a structure for achieving both the ability to capture positive charges and the insulating property. In this case, the insulating property is maintained by a general silicon nitride film (indicated by a composition ratio of Si 3 N 4 or close thereto), and the silicon film having excess silicon can obtain the ability to trap positive charges. it can.
【００３４】なお、窒化珪素膜１１４の形成には、減圧
ＣＶＤ法でもよく、また、珪素膜に窒素イオンを注入す
ることによって形成してもよい。このようにして窒化珪
素膜１１４を形成した後、ＸｅＦエキシマーレーザー
（波長３５５ｎｍ、パルス幅４０ｎｓｅｃ）を照射し
て、活性層中に導入された不純物イオンの活性化をおこ
なった。レーザー光は窒化珪素膜１１４を透過する必要
があるので、エキシマーレーザーのごとき紫外線レーザ
ーを用いる場合には波長の長いものが好ましい。The silicon nitride film 114 may be formed by a low pressure CVD method or may be formed by implanting nitrogen ions into the silicon film. After the silicon nitride film 114 was formed in this manner, XeF excimer laser (wavelength 355 nm, pulse width 40 nsec) was irradiated to activate the impurity ions introduced into the active layer. Since the laser light needs to pass through the silicon nitride film 114, when an ultraviolet laser such as an excimer laser is used, a laser having a long wavelength is preferable.
【００３５】なお、本実施例では上記の如く、エキシマ
ーレーザーを用いたが、他のレーザーを用いてもよいこ
とはいうまでもない。ただし、レーザーを用いるにあた
ってはパルス状のレーザーが好ましい。連続発振レーザ
ーでは照射時間が長いので、熱によって被照射物が熱に
よって膨張することによって剥離するような危険があ
る。In this embodiment, the excimer laser is used as described above, but it goes without saying that another laser may be used. However, when using a laser, a pulsed laser is preferable. Since the irradiation time of the continuous wave laser is long, there is a risk that the object to be irradiated expands due to heat and peels off.
【００３６】パルスレーザーに関しては、Ｎｄ：ＹＡＧ
レーザー（Ｑスイッチパルス発振が望ましい）のごとき
赤外光レーザーやその第２高調波のごとき可視光、Ｋｒ
Ｆ、ＸｅＣｌ、ＡｒＦ等のエキシマーを使用する各種紫
外光レーザーが使用できるが、金属膜の上面からレーザ
ー照射をおこなう場合には金属膜に反射されないような
波長のレーザーを選択する必要がある。もっとも、金属
膜が極めて薄い場合にはほとんど問題がない。また、レ
ーザー光は、基板側から照射してもよい。この場合には
下に存在するシリコン半導体膜を透過するレーザー光を
選択する必要がある。Regarding the pulse laser, Nd: YAG
Infrared laser such as laser (preferably Q-switch pulse oscillation) or visible light such as its second harmonic, Kr
Various ultraviolet lasers using excimers such as F, XeCl and ArF can be used, but when laser irradiation is performed from the upper surface of the metal film, it is necessary to select a laser having a wavelength that is not reflected by the metal film. However, there is almost no problem when the metal film is extremely thin. Further, the laser light may be applied from the substrate side. In this case, it is necessary to select the laser light that passes through the underlying silicon semiconductor film.
【００３７】また、上記のレーザーによるアニールは、
可視光線もしくは近赤外光の照射によるランプアニール
によるものでもよい。ランプアニールを行う場合には、
被照射面表面が６００〜１０００℃程度になるように、
６００℃の場合は数分間、１０００℃の場合は数１０秒
間のランプ照射を行うようにする。近赤外線（例えば1.
2 μｍの赤外線）によるアニールは、近赤外線が珪素半
導体に選択的に吸収され、ガラス基板をそれ程加熱せ
ず、しかも一回の照射時間を短くすることで、ガラス基
板に対する加熱を抑えることができ、極めて有用であ
る。The laser annealing described above
It may be performed by lamp annealing by irradiation with visible light or near infrared light. When performing lamp annealing,
So that the surface of the irradiated surface is about 600 to 1000 ° C,
When the temperature is 600 ° C., the lamp irradiation is performed for several minutes, and when the temperature is 1000 ° C., the lamp irradiation is performed for several tens seconds. Near-infrared (for example 1.
Annealing with (2 μm infrared rays) does not heat the glass substrate so much that near infrared rays are selectively absorbed by the silicon semiconductor, and the heating of the glass substrate can be suppressed by shortening the irradiation time once. , Very useful.
【００３８】その後、イオンドーピング法によって水素
イオンをドーピングした。加速エネルギーは１０〜５０
ｋＶ、例えば、２０ｋＶ、ドーズ量は１×１０14〜５×
１０15原子ｃｍ-2、例えば、１×１０15ｃｍ-2とした。
これは窒化珪素膜１１４が通常の熱アニールでは水素を
通さないためにおこなった。少なくともソース／ドレイ
ンとチャネル形成領域の中間の領域に０．０１〜１０原
子％の水素がオーピングされることが望ましい。また、
この水素イオンのドーピングの工程は、先に導入された
不純物のレーザーアニール（もしくはランプアニール）
の工程の後におこなうことが望ましい。After that, hydrogen ions were doped by the ion doping method. Acceleration energy is 10-50
kV, for example, 20 kV, the dose amount is 1 × 10 14 to 5 ×
It was set to 10 15 atoms cm −2 , for example, 1 × 10 15 cm −2 .
This was done because the silicon nitride film 114 is impermeable to hydrogen in the usual thermal annealing. It is desirable that 0.01 to 10 atomic% of hydrogen be oped to at least a region between the source / drain and the channel formation region. Also,
This hydrogen ion doping process is performed by laser annealing (or lamp annealing) the impurities introduced previously.
It is desirable to carry out after the step of.
【００３９】最後に、全面に層間絶縁物１１５として、
ＣＶＤ法によって酸化珪素膜を厚さ２０００Å〜１μ
ｍ、例えば３０００Å形成した。さらに、ＴＦＴのソー
ス／ドレインにコンタクトホールを形成し、アルミニウ
ム配線・電極１１６、１１７を形成した。そして、２０
０〜４００℃で窒素雰囲気中でアニールをおこなった。
この工程で、先にイオンドーピング法によって導入され
た水素原子が活性化された。以上によって、ＴＦＴが完
成された。（図２（Ｃ））Finally, the interlayer insulator 115 is formed on the entire surface,
A silicon oxide film having a thickness of 2000Å to 1 μ is formed by the CVD method.
m, for example 3000Å. Further, contact holes were formed in the source / drain of the TFT, and aluminum wiring / electrodes 116 and 117 were formed. And 20
Annealing was performed at 0 to 400 ° C. in a nitrogen atmosphere.
In this step, the hydrogen atom previously introduced by the ion doping method was activated. By the above, the TFT was completed. (Fig. 2 (C))
【００４０】〔実施例２〕 図１および図３に本実施例
を示す。実施例１と同様なプロセスによって、ガラス基
板１０１上に下地膜１０２、活性層１０３、ゲイト絶縁
膜１０４’、ゲイト電極１０５、陽極酸化物１０８を形
成した。ただし、本実施例ではゲイト絶縁膜（酸化珪
素）の厚さを１０００〜１５００Å、例えば１２００Å
とした。この結果、ゲイトリーク電流が少なく、また、
後のプロセスで高い陽極酸化電圧にも耐えることができ
る。（図１（Ｅ））[Embodiment 2] This embodiment is shown in FIGS. 1 and 3. The base film 102, the active layer 103, the gate insulating film 104 ′, the gate electrode 105, and the anodic oxide 108 were formed on the glass substrate 101 by the same process as in Example 1. However, in this embodiment, the thickness of the gate insulating film (silicon oxide) is 1000 to 1500Å, for example 1200Å.
And As a result, the gate leakage current is small, and
It can withstand high anodizing voltages in later processes. (Fig. 1 (E))
【００４１】そして、イオンドーピング法によって、Ｔ
ＦＴの活性層１０３に、ゲイト電極部（すなわちゲイト
電極とその周囲の陽極酸化膜）およびゲイト絶縁膜をマ
スクとして自己整合的に窒素イオンを注入した。ドーズ
量は１×１０14〜３×１０16原子ｃｍ-2、例えば２×１
０15原子ｃｍ-2とし、加速電圧は５０〜１００ｋＶ、例
えば、８０ｋＶとした。この場合には、加速電圧が高い
ので、上にゲイト絶縁膜１０４’のない活性層領域１３
０、１３３では、窒素イオンが透過してしまい、活性層
領域１３０、１３３にはほとんど窒素はドーピングされ
ず（ＳＩＭＳ（二次イオン質量分析）法によると１×１
０19ｃｍ-3以下であった。）、一方、ゲイト絶縁膜が上
に存在する活性層領域１３１、１３２では窒素の濃度が
この領域で最大となったので、５×１０19〜２×１０21
原子ｃｍ-3（深さによって異なる）の濃度の窒素が導入
された。（図３（Ａ））Then, by the ion doping method, T
Nitrogen ions were self-alignedly implanted into the active layer 103 of the FT by using the gate electrode portion (that is, the gate electrode and the anodic oxide film around the gate electrode) and the gate insulating film as a mask. The dose amount is 1 × 10 14 to 3 × 10 16 atoms cm −2 , for example, 2 × 1
And 0 15 atoms cm -2, an acceleration voltage is 50～100KV, for example, was 80 kV. In this case, since the accelerating voltage is high, the active layer region 13 without the gate insulating film 104 ′ on it is formed.
At 0 and 133, nitrogen ions permeate and the active layer regions 130 and 133 are hardly doped with nitrogen (1 × 1 according to the SIMS (secondary ion mass spectrometry) method).
It was 0 19 cm -3 or less. On the other hand, in the active layer regions 131 and 132 on which the gate insulating film is present, the nitrogen concentration is maximum in this region, and therefore 5 × 10 19 to 2 × 10 21
A nitrogen concentration of atomic cm −3 (depending on depth) was introduced. (Fig. 3 (A))
【００４２】続いて、陽極酸化物１０８をマスクとし
て、ゲイト絶縁膜１０４’をエッチングし、新たにゲイ
ト絶縁膜１０４”とした。そして、実施例１と同様に、
プラズマＣＶＤ法によって厚さ２００〜２０００Å、例
えば、１０００Åの窒化珪素膜１２４を全面に堆積し
た。さらに、イオンドーピング法によって、ＴＦＴの活
性層にＮ型の不純物を注入した。ドーズ量は５×１０14
〜５×１０15ｃｍ-2、加速電圧は５０〜１００ｋＶ、例
えば、８０ｋＶとした。ドーピングガスとしてはフォス
フィン（ＰＨ3 ）を用いた。この結果、領域１２０、１
２１、１２２、１２３に同じ程度の量のＮ型不純物が注
入され、不純物領域が形成された。しかし、先に注入さ
れた窒素イオンの量の多少によって、領域１２０、１２
３は低抵抗領域となったのに対し、領域１２１、１２２
は高抵抗領域となった。本実施例では、実施例１とは異
なり、燐イオンのドーピングの際に活性珪素層の表面に
窒化珪素膜が形成されているので、表面が荒れることを
防止することができた。（図３（Ｂ））Subsequently, the gate insulating film 104 'was etched using the anodic oxide 108 as a mask to newly form a gate insulating film 104 ". Then, as in the first embodiment.
A silicon nitride film 124 having a thickness of 200 to 2000 Å, for example, 1000 Å, was deposited on the entire surface by the plasma CVD method. Furthermore, an N-type impurity was injected into the active layer of the TFT by the ion doping method. Dose amount is 5 × 10 14
˜5 × 10 15 cm −2 , and the acceleration voltage is 50 to 100 kV, for example, 80 kV. Phosphine (PH 3 ) was used as the doping gas. As a result, the areas 120, 1
The same amount of N-type impurity was implanted into 21, 122 and 123 to form impurity regions. However, depending on the amount of nitrogen ions previously implanted, the regions 120, 12
3 is a low resistance region, whereas regions 121 and 122 are
Became the high resistance region. In this example, unlike the example 1, since the silicon nitride film was formed on the surface of the active silicon layer during the phosphorus ion doping, the surface could be prevented from being roughened. (Fig. 3 (B))
【００４３】その後、ＸｅＦエキシマーレーザー（波長
３５５ｎｍ、パルス幅４０ｎｓｅｃ）を照射して、活性
層中に導入された不純物イオンおよび窒素イオンの活性
化をおこなった。ＳＩＭＳ（二次イオン質量分析法）の
結果によると、領域１２０、１２１、１２２、１２３の
燐の濃度は１×１０20〜２×１０21ｃｍ-3であった。ド
ーズ量換算では、５×１０14〜５×１０15ｃｍ-2であっ
た。Then, a XeF excimer laser (wavelength 355 nm, pulse width 40 nsec) was irradiated to activate the impurity ions and nitrogen ions introduced into the active layer. According to the result of SIMS (secondary ion mass spectrometry), the concentration of phosphorus in the regions 120, 121, 122 and 123 was 1 × 10 20 to 2 × 10 21 cm −3 . The converted dose amount was 5 × 10 14 to 5 × 10 15 cm -2 .
【００４４】その後、実施例１と同様に、イオンドーピ
ング法によって水素イオンをドーピングした。最後に、
全面に層間絶縁物１２５として、ＣＶＤ法によって酸化
珪素膜を厚さ３０００Å形成した。さらに、ＴＦＴのソ
ース／ドレインにコンタクトホールを形成し、アルミニ
ウム配線・電極１３９、１４０を形成した。そして、２
００〜４００℃の窒素雰囲気でアニールをおこなった。
以上によって、ＴＦＴが完成された。本実施例では、実
施例１とは異なり、添加された抵抗材料（この場合は窒
素）の濃度の大小によって高抵抗領域を形成することを
特徴とする。（図３（Ｃ））Then, as in Example 1, hydrogen ions were doped by the ion doping method. Finally,
As the interlayer insulator 125, a silicon oxide film having a thickness of 3000 Å was formed on the entire surface by the CVD method. Further, contact holes were formed in the source / drain of the TFT, and aluminum wiring / electrodes 139 and 140 were formed. And 2
Annealing was performed in a nitrogen atmosphere at 00 to 400 ° C.
By the above, the TFT was completed. The present embodiment is different from the first embodiment in that the high resistance region is formed by the concentration of the added resistance material (nitrogen in this case). (Fig. 3 (C))
【００４５】図１および図３に示した手法を用いて、１
枚の基板上に複数のＴＦＴを形成した例として、アクテ
ィブマトリクス型電気光学装置（例えば、液晶ディスプ
レー）で、同一基板上にマトリクス領域と、それを駆動
するための周辺駆動回路をモノリシックに形成した例を
図８（Ａ）に示す。この例ではＴＦＴはＴＦＴ１〜３の
３つを形成した。ＴＦＴ１および２はドライバーＴＦＴ
として用いられるもので、図１の陽極酸化物１０８に相
当する酸化物の厚さを２００〜２０００Å、例えば１０
００Åとし、イオンドーピングの際に、不純物イオンの
回折によって、若干、ゲイト電極と高抵抗領域（ＨＲ
Ｄ）がオーバーラップとなるようにした。図では、Ｎチ
ャネル型のＴＦＴ１のドレインとＰチャネル型のＴＦＴ
２のドレインとを互いに配線５０３で接続し、また、Ｔ
ＦＴ１のソースを接地し、ＴＦＴ２のソースを電源に接
続して、ＣＭＯＳインバータとなるように構成した例を
示す。周辺回路としては、この他にもさまざまな回路が
あるが、それぞれの仕様にしたがって、このようなＣＭ
ＯＳ型の回路とすればよい。Using the method shown in FIGS. 1 and 3, 1
As an example of forming a plurality of TFTs on a single substrate, an active matrix electro-optical device (for example, a liquid crystal display) has a matrix region and a peripheral driving circuit for driving the same formed monolithically on the same substrate. An example is shown in FIG. In this example, three TFTs, TFT1 to TFT3, are formed. TFT 1 and 2 are driver TFTs
The thickness of the oxide corresponding to the anodic oxide 108 in FIG. 1 is 200 to 2000Å, for example, 10
00 Å, and during the ion doping, due to diffraction of impurity ions, the gate electrode and high resistance region (HR
D) was made to overlap. In the figure, the drain of the N-channel type TFT 1 and the P-channel type TFT
The drain of 2 is connected to each other by a wiring 503, and
An example is shown in which the source of FT1 is grounded and the source of TFT2 is connected to a power source to form a CMOS inverter. There are various other circuits as peripheral circuits, but according to the specifications of each, such CM
It may be an OS type circuit.
【００４６】一方、ＴＦＴ３は画素用ＴＦＴとして用い
られるものであり、ＴＦＴ３のソース／ドレイン電極の
一方はＩＴＯの画素電極５０２に接続されている。陽極
酸化物を前記ＴＦＴ１および２と同じく１０００Åとし
たが、ドレイン領域とゲイト電極との間の高抵抗領域の
幅ｙ’は、０．４〜２μｍ、例えば、０．５μｍとし、
リーク電流を抑制した。逆に、ＴＦＴ１および２では、
高抵抗領域の幅ｙはＴＦＴ３のものより小さく、例え
ば、０．２μｍとした。このように高抵抗領域の幅をＴ
ＦＴによって変えるには、多孔質陽極酸化物１０７の厚
さをＴＦＴによって変えればよく、そのためには、ＴＦ
Ｔ１および２とＴＦＴ３とで、陽極酸化時のゲイト配線
を別系統として、独立に制御できるようにしておけばよ
い。また、このように画素用のＴＦＴ３では、高抵抗領
域の幅が大きいので電圧印加にともなう、ゲイト−ドレ
イン間の寄生容量を減じせしめることができた。これ
は、画素用ＴＦＴとして用いるには好ましいことであ
る。On the other hand, the TFT 3 is used as a pixel TFT, and one of the source / drain electrodes of the TFT 3 is connected to the pixel electrode 502 of ITO. Although the anodic oxide is 1000 Å as in the TFTs 1 and 2, the width y ′ of the high resistance region between the drain region and the gate electrode is 0.4 to 2 μm, for example, 0.5 μm,
Suppressed leak current. On the contrary, in TFT 1 and 2,
The width y of the high resistance region is smaller than that of the TFT 3, for example, 0.2 μm. In this way, the width of the high resistance region is T
To change by FT, the thickness of the porous anodic oxide 107 may be changed by TFT, and for that purpose, TF
It suffices that T1 and T2 and the TFT 3 can be controlled independently by using a separate gate wiring during anodization. In addition, since the width of the high resistance region is large in the pixel TFT 3, the parasitic capacitance between the gate and the drain due to the voltage application can be reduced. This is preferable for use as a pixel TFT.
【００４７】また、ＴＦＴ１および３はＮチャネル型で
あるので、本実施例の作製方法を用いればよいが、ＴＦ
Ｔ２はＰチャネル型であるので、本実施例のプロセスを
そのまま採用することは特性の上で好ましくない。すな
わち、Ｎチャネル型ＴＦＴでは図３（Ａ）から（Ｂ）に
移行する段階で、ゲイト絶縁膜１０４’をゲイト電極部
に沿ってエッチングし、新たにゲイト絶縁膜１０４”と
したが、Ｐチャネル型ＴＦＴでは、このような処理をお
こなわないようにした。これは、高抵抗領域に窒化珪素
膜５０１（図２の窒化珪素膜１２４に対応）が接触する
ことをおそれたためである。というのも、窒化珪素膜５
０１は正の電荷をトラップするので、Ｐチャネル型ＴＦ
Ｔの場合には、窒化珪素膜１２４の存在によって、高抵
抗領域がＮ型に反転して、ドース／ドレイン間の電流を
妨げるからである。したがって、Ｐチャネル型は図に示
すような形状となっている。Since the TFTs 1 and 3 are N-channel type, the manufacturing method of this embodiment may be used.
Since T2 is a P channel type, it is not preferable in terms of characteristics to adopt the process of this embodiment as it is. That is, in the N-channel TFT, the gate insulating film 104 ′ was etched along the gate electrode portion at the stage of shifting from FIG. 3A to FIG. In the type TFT, such a process is not performed because the silicon nitride film 501 (corresponding to the silicon nitride film 124 in FIG. 2) may come into contact with the high resistance region. , Silicon nitride film 5
01 traps positive charges, so P-channel TF
This is because in the case of T, the presence of the silicon nitride film 124 causes the high resistance region to invert to the N type, thereby hindering the current between the dose and the drain. Therefore, the P-channel type has a shape as shown in the figure.
【００４８】〔実施例３〕 図５にＮチャネル型ＴＦＴ
を形成する実施例を示す。まず、絶縁表面を有する基板
（例えばコーニング７０５９）２０１上に実施例１の図
１（Ａ）、（Ｂ）の工程を用いて、下地酸化膜２０２、
島状性珪素半導体領域（例えば厚さ８００Åの結晶性珪
素半導体）２０３、厚さ１２００Åの酸化珪素膜２０
４、アルミニウム膜（厚さ２００ｎｍ〜１μｍ）による
ゲイト電極２０５とゲイト電極の側面に多孔質の陽極酸
化物（厚さ３０００Å〜１μｍ、例えば５０００Å）２
０６を形成した。（図５（Ａ）） そして、実施例１と同様にバリヤ型の厚さ１０００〜２
５００Åの陽極酸化物２０７を形成した。（図５
（Ｂ））[Embodiment 3] FIG. 5 shows an N-channel TFT.
An example of forming the is shown. First, a base oxide film 202 is formed on a substrate (for example, Corning 7059) 201 having an insulating surface by using the steps of FIGS. 1A and 1B of the first embodiment.
Island-like silicon semiconductor region (for example, crystalline silicon semiconductor having a thickness of 800 Å) 203, silicon oxide film 20 having a thickness of 1200 Å
4. A gate electrode 205 made of an aluminum film (thickness 200 nm to 1 μm) and a porous anodic oxide (thickness 3000 Å to 1 μm, for example 5000 Å) on the side surface of the gate electrode 2
06 was formed. (FIG. 5A) Then, as in the first embodiment, the thickness of the barrier mold is 1000 to 2
A 500 Å anodic oxide 207 was formed. (Fig. 5
(B))
【００４９】さらに、多孔質陽極酸化物２０６をマスク
として、酸化珪素膜２０４をエッチングし、ゲイト絶縁
膜２０４’を形成した。その後、バリヤ型陽極酸化膜２
０７をマスクとして、多孔質陽極酸化膜２０６をエッチ
ング除去した。その後、ゲイト電極部（２０５、２０
７）およびゲイト絶縁膜２０４’をマスクとしてイオン
ドーピング法によって不純物注入をおこない、低抵抗不
純物領域２０８、２１１、高抵抗不純物領域２０９、２
１０を形成した。ドーズ量は１〜５×１０14原子ｃ
ｍ-2、加速電圧は３０〜９０ｋＶとした。不純物として
は燐を用いた。（図５（Ｃ））Further, the silicon oxide film 204 was etched using the porous anodic oxide 206 as a mask to form a gate insulating film 204 '. After that, the barrier type anodic oxide film 2
Using 07 as a mask, the porous anodic oxide film 206 was removed by etching. After that, the gate electrode part (205, 20
7) and the gate insulating film 204 ′ are used as masks to perform impurity implantation by ion doping to form low resistance impurity regions 208 and 211 and high resistance impurity regions 209 and 2.
Formed 10. Dose amount is 1-5 × 10 14 atoms c
m −2 , and the acceleration voltage was 30 to 90 kV. Phosphorus was used as an impurity. (Fig. 5 (C))
【００５０】さらに、全面に適当な金属、例えば、チタ
ン、ニッケル、モリブテン、タングステン、白金、パラ
ジウム等の被膜、例えば、厚さ５０〜５００Åのチタン
膜２１２をスパッタ法によって全面に形成した。この結
果、金属膜（ここではチタン膜）２１２は低抵抗不純物
領域２０８、２１１に密着して形成された。（図５
（Ｄ））Further, a film of an appropriate metal, for example, titanium, nickel, molybdenum, tungsten, platinum, palladium or the like, for example, a titanium film 212 having a thickness of 50 to 500 Å is formed on the entire surface by sputtering. As a result, the metal film (here, titanium film) 212 was formed in close contact with the low resistance impurity regions 208 and 211. (Fig. 5
(D))
【００５１】そして、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、ドー
ピングされた不純物の活性化とともに、金属膜（ここで
はチタン）と活性層の珪素を反応させ、金属珪化物（こ
こでは珪化チタン）の領域２１３、２１４を形成した。
レーザーのエネルギー密度は２００〜４００ｍＪ／ｃｍ
2 、好ましくは２５０〜３００ｍＪ／ｃｍ2 が適当であ
った。また、レーザー照射時には基板を２００〜５００
℃に加熱しておくと、チタン膜の剥離を抑制することが
できた。Then, a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) is irradiated to activate the doped impurities, and at the same time react the metal film (titanium in this case) with silicon in the active layer to form a metal silicide ( Here, regions 213 and 214 of titanium silicide) are formed.
Laser energy density is 200-400 mJ / cm
2 , preferably 250-300 mJ / cm 2 . In addition, the substrate is 200 to 500 during laser irradiation.
By heating to ℃, peeling of the titanium film could be suppressed.
【００５２】この後、過酸化水素とアンモニアと水とを
５：２：２で混合したエッチング液でチタン膜のエッチ
ングした。露出した活性層と接触した部分以外のチタン
膜（例えば、ゲイト絶縁膜２０４’や陽極酸化膜２０７
上に存在したチタン膜）はそのまま金属状態で残ってい
るので、このエッチングで除去できる。一方、金属珪化
物である珪化チタン２１３、２１４はエッチングされな
いので、残存させることができる。After that, the titanium film was etched with an etching solution in which hydrogen peroxide, ammonia and water were mixed at 5: 2: 2. The titanium film (eg, the gate insulating film 204 ′ or the anodic oxide film 207) other than the portion in contact with the exposed active layer is formed.
Since the titanium film existing above) remains in the metallic state as it is, it can be removed by this etching. On the other hand, the titanium silicides 213 and 214, which are metal silicides, are not etched and can be left.
【００５３】その後、ドライエッチング法によって、ゲ
イト電極部をマスクとして、ゲイト絶縁膜２０４’をエ
ッチングし、２００〜５００Åだけ残した形状の新たな
ゲイト絶縁膜２０４”を形成した。そして、プラズマＣ
ＶＤ法によって、厚さ２００〜２０００Åの厚さの窒化
珪素膜２１７を全面に形成した。本実施例では、実施例
２と異なり、窒化珪素成膜の際にも高抵抗領域２０９、
２１０上に薄い酸化珪素膜が残っているので、成膜時の
ダメージを和らげることができる。（図５（Ｅ））After that, the gate insulating film 204 'was etched by dry etching using the gate electrode portion as a mask to form a new gate insulating film 204 "with a shape of 200 to 500 Å left. Plasma C
A silicon nitride film 217 having a thickness of 200 to 2000Å was formed on the entire surface by the VD method. In this embodiment, unlike the second embodiment, the high resistance region 209,
Since the thin silicon oxide film remains on 210, damage during film formation can be reduced. (Fig. 5 (E))
【００５４】その後、イオンドーピング法によって水素
イオンを活性層中にドーピングした。最後に、図５
（Ｆ）に示すように、全面に層間絶縁物２１８として、
ＣＶＤ法によって酸化珪素膜を厚さ２０００Å〜１μ
ｍ、例えば、３０００Å形成し、ＴＦＴのソース／ドレ
インにコンタクトホールを形成し、アルミニウム配線・
電極２１９、２２０を２０００Å〜１μｍ、例えば５０
００Åの厚さに形成した。After that, hydrogen ions were doped into the active layer by the ion doping method. Finally, Figure 5
As shown in (F), an interlayer insulator 218 is formed on the entire surface.
A silicon oxide film having a thickness of 2000Å to 1 μ is formed by the CVD method.
m, for example, 3000 Å, contact holes are formed in the source / drain of the TFT, aluminum wiring,
The electrodes 219 and 220 are 2000 Å to 1 μm, for example, 50
It was formed to a thickness of 00Å.
【００５５】本実施例においてはアルミニウム配線がコ
ンタクトする部分は珪化チタンであり、アルミニウムと
の界面の安定性が珪素の場合よりも良好であるので、信
頼性の高いコンタクトが得られた。また、このアルミニ
ウム電極２１９、２２０と珪化物領域２１３、２１４の
間にバリヤメタルとして、例えば窒化チタンを形成する
とより一層、信頼性を向上させることができる。本実施
例では、珪化物領域のシート抵抗は１０〜５０Ω／□と
なった。一方、ソース／ドレインと同一導電型の高抵抗
不純物領域２０９、２１０では１０〜５００ｋΩ／□で
あった。In the present embodiment, the portion to which the aluminum wiring contacts is titanium silicide, and the stability of the interface with aluminum is better than that of silicon, so a highly reliable contact was obtained. Further, if titanium nitride, for example, is formed as a barrier metal between the aluminum electrodes 219 and 220 and the silicide regions 213 and 214, the reliability can be further improved. In this example, the sheet resistance in the silicide region was 10 to 50 Ω / □. On the other hand, it was 10 to 500 kΩ / □ in the high resistance impurity regions 209 and 210 having the same conductivity type as the source / drain.
【００５６】また、高抵抗領域は酸化珪素膜を介して、
窒化珪素膜２１７によって覆われているので、外部から
のナトリウム等の可動イオンの進入を防止する。さら
に、この窒化珪素膜２１７が正の電荷をトラップするこ
とによってその下の酸化珪素膜にトラップされた負の電
荷の効果を相殺することは、既に述べた通りである。Further, the high resistance region is formed through the silicon oxide film,
Since it is covered with the silicon nitride film 217, it prevents mobile ions such as sodium from entering from the outside. Further, as described above, the silicon nitride film 217 traps the positive charges to cancel the effect of the negative charges trapped in the silicon oxide film thereunder.
【００５７】本実施例では、低抵抗不純物領域２１１と
金属珪化物領域２１４とを概略一致させるこができた。
特にゲイト絶縁膜２０４’の端部２１５と高抵抗不純物
領域２１０と低抵抗不純物領域２１１の境界２１６を概
略一致せしめ、同時にこの端部２１５と金属珪化物領域
２１４の端部とを概略一致せしめることができた。In this embodiment, the low resistance impurity region 211 and the metal silicide region 214 could be made to substantially coincide with each other.
In particular, the edge 215 of the gate insulating film 204 ′ and the boundary 216 of the high resistance impurity region 210 and the low resistance impurity region 211 are made substantially coincident with each other, and at the same time, this end 215 and the end of the metal silicide region 214 are made substantially coincident with each other. I was able to.
【００５８】図５に示した手法を用いて、１枚の基板上
に複数のＴＦＴを形成した例として、アクティブマトリ
クス型電気光学装置（例えば、液晶ディスプレー）で、
同一基板上にマトリクス領域と、それを駆動するための
周辺駆動回路をモノリシックに形成した例を図８（Ｂ）
に示す。この例ではＴＦＴはＴＦＴ１〜３の３つを形成
した。ＴＦＴ１および２はドライバーＴＦＴとしてＣＭ
ＯＳ化した構成、ここではインバータ構成として用いた
もので、図２の陽極酸化物２０７に相当する酸化物の厚
さを２００〜２０００Å、例えば１０００Åとした。一
方、ＴＦＴ３は画素ＴＦＴとして用いられるものであ
り、同じく陽極酸化物の厚さを１０００Åとした。ＴＦ
Ｔ３のソース／ドレイン電極の一方はＩＴＯの画素電極
５０５に接続されている。５０６はインバータの出力端
子、５０４は窒化珪素膜（図５の２１７に対応）を示
す。As an example of forming a plurality of TFTs on one substrate by using the method shown in FIG. 5, an active matrix type electro-optical device (for example, liquid crystal display),
An example in which a matrix region and a peripheral driving circuit for driving the matrix region are formed monolithically on the same substrate is shown in FIG. 8B.
Shown in. In this example, three TFTs, TFT1 to TFT3, are formed. TFT1 and 2 are CM as driver TFT
The structure used as an OS, here used as an inverter structure, has a thickness of an oxide corresponding to the anodic oxide 207 of FIG. 2 of 200 to 2000Å, for example, 1000Å. On the other hand, the TFT 3 is used as a pixel TFT, and similarly, the thickness of the anodic oxide is 1000 Å. TF
One of the source / drain electrodes of T3 is connected to the pixel electrode 505 of ITO. Reference numeral 506 is an output terminal of the inverter, and 504 is a silicon nitride film (corresponding to 217 in FIG. 5).
【００５９】陽極酸化物に関しては、イオン注入の際の
回り込みを考慮し、ゲイト電極の端部とソース／ドレイ
ン領域の端部が一致するよう、陽極酸化物の厚さを選択
した。ＴＦＴ３のソース／ドレイン電極の一方はＩＴＯ
の画素電極５０２に接続されている。ＴＦＴ３では高抵
抗領域の幅ｙ’を０．４〜５μｍ、例えば、０．５μｍ
とし、一方、ＴＦＴ１および２では、幅ｙをそれよりも
短く、例えば０．２μｍとした。このように高抵抗領域
の幅をＴＦＴによって変えるには、多孔質陽極酸化物２
０６の厚さをＴＦＴによって変えればよく、そのために
は、ＴＦＴ１および２とＴＦＴ３とで、陽極酸化時の配
線を別系統として、独立に制御できるようにしておけば
よい。なお、ＴＦＴ１およびＴＦＴ３はＮチャネル型Ｔ
ＦＴ、ＴＦＴ２はＰチャネル型ＴＦＴである。このよう
に画素用のＴＦＴ３では、高抵抗領域の幅が大きいので
電圧印加にともなう、ゲイト−ドレイン間の寄生容量を
減じせしめることができた。これは、画素用ＴＦＴとし
て用いるには好ましいことである。Regarding the anodic oxide, the thickness of the anodic oxide was selected so that the edge of the gate electrode and the edge of the source / drain region coincided with each other in consideration of wraparound during ion implantation. One of the source / drain electrodes of the TFT3 is ITO
Of the pixel electrode 502. In the TFT 3, the width y ′ of the high resistance region is 0.4 to 5 μm, for example, 0.5 μm.
On the other hand, in the TFTs 1 and 2, the width y is shorter than that, for example, 0.2 μm. In order to change the width of the high resistance region according to the TFT, the porous anodic oxide 2
The thickness of 06 may be changed depending on the TFT, and for that purpose, the wirings at the time of anodization can be independently controlled for the TFTs 1 and 2 and the TFT 3 so that they can be controlled independently. Note that TFT1 and TFT3 are N-channel type T
The FT and TFT2 are P-channel TFTs. As described above, in the pixel-use TFT 3, since the width of the high resistance region is large, it is possible to reduce the parasitic capacitance between the gate and the drain due to the voltage application. This is preferable for use as a pixel TFT.
【００６０】なお、ＮチャネルＴＦＴであるＴＦＴ１お
よび３は、本実施例で示した通りのプロセスで作製され
たが、Ｐチャネル型ＴＦＴであるＴＦＴ２の構造がＴＦ
Ｔ１および３と異なるのは実施例２で説明したことと同
じ理由による。本実施例ではイオンドーピングの工程の
後にチタン膜成膜の工程を配したが、この順番を逆にし
てもよい。この場合には、イオン照射の際にチタン膜が
全面を被覆しているので、絶縁基板で問題となった異状
帯電（チャージアップ）防止の上で効果が大である。ま
た、イオンドーピング後にレーザー等によってアニール
してから、チタン膜を形成して、レーザー等の照射、あ
るいは熱アニールによって、珪化チタンを形成してもよ
い。Although the TFTs 1 and 3 which are N-channel TFTs are manufactured by the process as shown in this embodiment, the structure of the TFT 2 which is a P-channel TFT is TF.
The difference from T1 and 3 is due to the same reason as described in Example 2. In this embodiment, the titanium film forming step is arranged after the ion doping step, but this order may be reversed. In this case, since the titanium film covers the entire surface at the time of ion irradiation, it is very effective in preventing abnormal charge (charge-up) which has been a problem in the insulating substrate. Alternatively, after the ion doping, annealing may be performed with a laser or the like, a titanium film may be formed, and then titanium silicide may be formed by irradiation with a laser or the like or thermal annealing.
【００６１】〔実施例４〕 図６に本実施例を示す。ま
ず、基板（コーニング７０５９）３０１上に実施例１と
同様に、図１（Ａ）〜（Ｃ）の工程を用いて、下地酸化
膜３０２、島状結晶性半導体領域、例えば珪素半導体領
域３０３、酸化珪素膜３０４、アルミニウム膜（厚さ２
０００Å〜１μｍ）によるゲイト電極３０５とゲイト電
極の側面に多孔質の陽極酸化物（厚さ６０００Å）３０
６、さらに、前記ゲイト電極３０５と多孔質陽極酸化物
３０６の間にバリヤ型の陽極酸化物３０７を形成した。
（図６（Ａ））[Embodiment 4] This embodiment is shown in FIG. First, the base oxide film 302, the island-shaped crystalline semiconductor region, for example, the silicon semiconductor region 303, is formed on the substrate (Corning 7059) 301 using the steps of FIGS. Silicon oxide film 304, aluminum film (thickness 2
000Å to 1 μm) and a porous anodic oxide (thickness 6000Å) 30 on the side surface of the gate electrode 305 and the gate electrode.
6. Further, a barrier type anodic oxide 307 was formed between the gate electrode 305 and the porous anodic oxide 306.
(Fig. 6 (A))
【００６２】さらに、多孔質陽極酸化物３０６をマスク
として、酸化珪素膜３０４をエッチングし、ゲイト絶縁
膜３０４’を形成した。その後、多孔質陽極酸化物３０
６をエッチングして、ゲイト絶縁膜３０４’の一部を露
出せしめた。そして、全面に適当な金属、例えば、厚さ
５０〜５００Åのチタン膜３０８をスパッタ法によって
全面に形成した。（図６（Ｂ））Further, using the porous anodic oxide 306 as a mask, the silicon oxide film 304 was etched to form a gate insulating film 304 '. Then, the porous anodic oxide 30
6 was etched to expose a part of the gate insulating film 304 '. Then, an appropriate metal, for example, a titanium film 308 having a thickness of 50 to 500Å is formed on the entire surface by the sputtering method. (Fig. 6 (B))
【００６３】そして、イオンドーピング法によって、Ｔ
ＦＴの活性層にＮ型の不純物を注入した。ドーズ量は５
×１０14〜５×１０15ｃｍ-2、加速エネルギーは１０〜
３０ｋｅＶとした。このときには加速電圧が低かったた
め、領域３０９、３１２には十分な量のＮ型不純物が注
入されたが、ゲイト絶縁膜が障害となって、領域３１
０、３１１には少量のＮ型不純物しか注入されなかっ
た。このようにＮ型不純物濃度および炭素イオンの濃度
の違いによって、低抵抗領域（ソース／ドレイン領域）
３０９、３１２、高抵抗領域３１０、３１１を形成し
た。ドーピングガスとしてはフォスフィン（ＰＨ3 ）を
用いた。（図６（Ｄ））Then, by the ion doping method, T
N-type impurities were implanted into the active layer of FT. The dose amount is 5
× 10 14 to 5 × 10 15 cm -2 , acceleration energy is 10
It was set to 30 keV. At this time, since the acceleration voltage was low, a sufficient amount of N-type impurities was implanted into the regions 309 and 312, but the gate insulating film interfered with the region 31.
Only a small amount of N-type impurities was injected into 0 and 311. As described above, due to the difference in N-type impurity concentration and carbon ion concentration, a low resistance region (source / drain region)
309 and 312 and high resistance regions 310 and 311 were formed. Phosphine (PH 3 ) was used as the doping gas. (Figure 6 (D))
【００６４】そして、ＫｒＦエキシマーレーザー（波長
２４８ｎｍ、パルス幅２０ｎｓｅｃ）を照射して、チタ
ンと活性層の珪素を反応させ、珪化チタン領域３１３、
３１４を形成するとともに、領域３１０、３１１にドー
ピングされた不純物の活性化をおこなった。レーザーの
エネルギー密度は２００〜４００ｍＪ／ｃｍ2 、好まし
くは２５０〜３００ｍＪ／ｃｍ2 が適当であった。ま
た、レーザー照射時には基板を２００〜５００℃に加熱
しておくと、チタン膜の剥離を抑制することはできた。
この工程は、可視光線もしくは近赤外光の照射によるラ
ンプアニールによるものでもよい。Then, a KrF excimer laser (wavelength 248 nm, pulse width 20 nsec) is irradiated to react titanium with silicon of the active layer, and titanium silicide region 313,
314 was formed and the impurities doped in the regions 310 and 311 were activated. The energy density of the laser was 200 to 400 mJ / cm 2 , preferably 250 to 300 mJ / cm 2 . Further, if the substrate was heated to 200 to 500 ° C. during laser irradiation, peeling of the titanium film could be suppressed.
This step may be performed by lamp annealing by irradiation with visible light or near infrared light.
【００６５】この後、過酸化水素とアンモニアと水とを
５：２：２で混合したエッチング液でチタン膜のエッチ
ングした。露出した活性層と接触し、珪化チタンとなっ
た部分以外のチタン膜（例えば、ゲイト絶縁膜３０４’
や陽極酸化膜３０７上に存在したチタン膜）はそのまま
金属状態で残っているので、このエッチングで除去でき
る。一方、珪化チタン３１７、３１８はエッチングされ
ないので、残存させることができる。その後、ドライエ
ッチング法によって、ゲイト電極部をマスクとして、ゲ
イト絶縁膜３０４’をエッチングし、新たなゲイト絶縁
膜３０４”を形成した。そして、プラズマＣＶＤ法によ
って、厚さ２００〜２０００Åの厚さの窒化珪素膜３１
５を全面に形成した。（図６（Ｅ））After that, the titanium film was etched with an etching solution in which hydrogen peroxide, ammonia and water were mixed at 5: 2: 2. A titanium film (for example, a gate insulating film 304 ') other than a portion that has become titanium silicide in contact with the exposed active layer.
The titanium film existing on the anodic oxide film 307) remains in the metal state as it is, and can be removed by this etching. On the other hand, the titanium silicides 317 and 318 can be left because they are not etched. After that, the gate insulating film 304 ′ is etched by dry etching using the gate electrode portion as a mask to form a new gate insulating film 304 ″. Then, by plasma CVD, a thickness of 200 to 2000 Å is obtained. Silicon nitride film 31
5 was formed on the entire surface. (Fig. 6 (E))
【００６６】その後、イオンドーピング法によって水素
イオンを活性層中にドーピングし、窒素雰囲気でアニー
ルした。そして、全面に層間絶縁物３１６として、ＣＶ
Ｄ法によって酸化珪素膜を厚さ６０００Å形成し、ＴＦ
Ｔのソース／ドレインにコンタクトホールを形成し、ア
ルミニウム配線・電極３１７、３１８を形成した。以上
の工程によって、高抵抗領域を有するＴＦＴが完成され
た。（図６（Ｆ））After that, the active layer was doped with hydrogen ions by an ion doping method and annealed in a nitrogen atmosphere. Then, as an interlayer insulator 316, CV is formed on the entire surface.
A silicon oxide film having a thickness of 6000Å is formed by the D method, and TF
Contact holes were formed in the source / drain of T, and aluminum wiring / electrodes 317 and 318 were formed. Through the above steps, a TFT having a high resistance region was completed. (Fig. 6 (F))
【００６７】図６に示した作製工程によってＴＦＴをア
クティブマトリクス型液晶表示装置の画素に用いた例
（断面図）を図８（Ｃ）に示す。図において、領域５０
７はＴＦＴ領域、領域５０８は画素電極の容量を補うた
めの補助容量の領域、領域５０９は１層目と２層目の配
線のコンタクト領域を示す。図から明らかなように、Ｔ
ＦＴの活性珪素層およびゲイト電極、さらには、ゲイト
電極と同一面内の配線５１０、５１１（これらはいずれ
も表面に陽極酸化膜が形成されている）を覆って、窒化
珪素膜５１２が設けられている。そして、窒化珪素膜上
には層間絶縁物５１３が形成される。FIG. 8C shows an example (cross-sectional view) in which a TFT is used in a pixel of an active matrix type liquid crystal display device by the manufacturing process shown in FIG. In the figure, a region 50
Reference numeral 7 indicates a TFT area, area 508 indicates an auxiliary capacity area for compensating for the capacity of the pixel electrode, and area 509 indicates a contact area for the wirings of the first and second layers. As is clear from the figure, T
A silicon nitride film 512 is provided so as to cover the active silicon layer of the FT and the gate electrode, and further cover the wirings 510 and 511 in the same plane as the gate electrode (these are all formed with an anodic oxide film on the surface). ing. Then, an interlayer insulator 513 is formed on the silicon nitride film.
【００６８】ＴＦＴのソース電極は５１６、ドレイン電
極は５１７で、５１７はＩＴＯの画素電極５１４に接続
している。配線５１０を覆う層間絶縁物５１３は領域５
１５では除去されており、画素電極５１４と配線５１０
が、陽極酸化膜と窒化珪素膜５１２を挟んで向かい合っ
ており、容量を形成している。この場合には、電極間が
狭いことと、窒化珪素、陽極酸化膜（酸化アルミニウ
ム）とも誘電率が大きいことから、狭い面積で大きな容
量を得ることができる。配線５１１上の層間絶縁物５１
３および窒化珪素膜５１２、陽極酸化膜はエッチング除
去されてコンタクトホールとなり、ソース／ドレイン電
極と同じ２層目の配線５１８とコンタクトしている。A source electrode 516 and a drain electrode 517 of the TFT are connected to the pixel electrode 514 of ITO. The interlayer insulator 513 covering the wiring 510 is the region 5
15 is removed, and the pixel electrode 514 and the wiring 510 are removed.
However, they are opposed to each other with the anodic oxide film and the silicon nitride film 512 sandwiched therebetween to form a capacitor. In this case, since the space between the electrodes is narrow and the dielectric constants of silicon nitride and the anodic oxide film (aluminum oxide) are large, a large capacitance can be obtained in a small area. Interlayer insulator 51 on wiring 511
3 and the silicon nitride film 512 and the anodic oxide film are removed by etching to form contact holes, which are in contact with the second-layer wiring 518 which is the same as the source / drain electrodes.
【００６９】〔実施例５〕 図７に本実施例を示す。ま
ず、基板（コーニング７０５９）４０１上に下地酸化膜
４０２、島状結晶性半導体領域、例えば珪素半導体領域
４０３、酸化珪素膜４０４、アルミニウム膜（厚さ２０
００Å〜１μｍ）によるゲイト電極４０５を形成した。
（図７（Ａ）） そして、ゲイト電極の上面および側面に多孔質の陽極酸
化物（厚さ６０００Å）４０６を形成した。陽極酸化の
条件は実施例１の陽極酸化物１０７の作製条件と同じと
した。（図７（Ｂ）） さらに、前記ゲイト電極４０５と多孔質陽極酸化物４０
６の間にバリヤ型の陽極酸化物４０７を形成した。（図
７（Ｃ））[Embodiment 5] This embodiment is shown in FIG. First, a base oxide film 402, an island-shaped crystalline semiconductor region, for example, a silicon semiconductor region 403, a silicon oxide film 404, an aluminum film (thickness 20) is formed on a substrate (Corning 7059) 401.
A gate electrode 405 having a thickness of 00 Å to 1 μm was formed.
(FIG. 7 (A)) Then, a porous anodic oxide (thickness 6000Å) 406 was formed on the upper surface and the side surface of the gate electrode. The conditions for anodic oxidation were the same as the conditions for producing the anodic oxide 107 of Example 1. (FIG. 7B) Furthermore, the gate electrode 405 and the porous anodic oxide 40.
A barrier type anodic oxide 407 was formed between the layers. (Fig. 7 (C))
【００７０】その後、多孔質陽極酸化物４０６をマスク
として、イオンドーピング法によって、ＴＦＴの活性層
にＮ型の不純物を注入した。ドーズ量は５×１０14〜５
×１０15ｃｍ-2、加速エネルギーは４０〜１００ｋｅＶ
とした。ドーピングガスとしてはフォスフィン（ＰＨ
3 ）を用いた。以上の工程によって、低抵抗領域（ソー
ス／ドレイン領域）４０８、４０９、およびチャネル形
成領域と実質的に同じ導電型でゲイト電極の影響の少な
い高抵抗領域（オフセット領域、図示せず）を形成し
た。オフセット領域の幅ｚは陽極酸化物４０６および４
０７の厚さによって決定される。（図７（Ｄ））Then, using the porous anodic oxide 406 as a mask, N-type impurities were implanted into the active layer of the TFT by the ion doping method. The dose amount is 5 × 10 14 to 5
× 10 15 cm -2 , acceleration energy is 40 to 100 keV
And Phosphine (PH
3 ) was used. Through the above steps, low resistance regions (source / drain regions) 408 and 409 and a high resistance region (offset region, not shown) having substantially the same conductivity type as the channel formation region and less affected by the gate electrode were formed. . The width z of the offset region is anodic oxide 406 and 4
Determined by the thickness of 07. (Figure 7 (D))
【００７１】さらに、多孔質陽極酸化物４０６をエッチ
ング除去し、バリヤ型陽極酸化物４０７の表面を露出せ
しめた。その後、ＫｒＦエキシマーレーザー（波長３５
５ｎｍ、パルス幅４０ｎｓｅｃ）を照射して、ドーピン
グされた不純物の活性化をおこなった。レーザーのエネ
ルギー密度は２００〜４００ｍＪ／ｃｍ2 、好ましくは
２５０〜３００ｍＪ／ｃｍ2 が適当であった。また、レ
ーザー照射時には基板を２００〜５００℃に加熱しても
よかった。この工程は、可視光線もしくは近赤外光の照
射によるランプアニールによるものでもよい。そして、
全面に窒化珪素膜４１０をプラズマＣＶＤ法によって、
厚さ２００〜２０００Å、例えば１０００Å形成した。
さらに、水素イオンをイオンドーピング法によって注入
し、窒素雰囲気中でアニールすることによって活性化せ
しめた。（図７（Ｅ））Further, the porous anodic oxide 406 was removed by etching to expose the surface of the barrier type anodic oxide 407. After that, a KrF excimer laser (wavelength 35
The doped impurities were activated by irradiation with 5 nm and a pulse width of 40 nsec. The energy density of the laser was 200 to 400 mJ / cm 2 , preferably 250 to 300 mJ / cm 2 . Also, the substrate may be heated to 200 to 500 ° C. during laser irradiation. This step may be performed by lamp annealing by irradiation with visible light or near infrared light. And
A silicon nitride film 410 is formed on the entire surface by plasma CVD.
The thickness was 200 to 2000Å, for example 1000Å.
Further, hydrogen ions were implanted by an ion doping method and activated by annealing in a nitrogen atmosphere. (Fig. 7 (E))
【００７２】最後に、図７（Ｆ）に示すように、全面に
層間絶縁物４１１として、ＣＶＤ法によって酸化珪素膜
を厚さ６０００Å形成し、ＴＦＴのソース／ドレインに
コンタクトホールを形成し、窒化チタンとアルミニウム
の多層の配線・電極４１２、４１３を形成した。以上の
工程によって、ＴＦＴが完成された。Finally, as shown in FIG. 7F, a silicon oxide film having a thickness of 6000 Å is formed as an interlayer insulator 411 on the entire surface by a CVD method, contact holes are formed in the source / drain of the TFT, and nitrided. Multi-layered wiring / electrodes 412, 413 of titanium and aluminum were formed. The TFT was completed by the above steps.
【００７３】[0073]
【発明の効果】本発明によって、Ｎチャネ型のＴＦＴに
おいて、高抵抗領域（ＨＲＤ）、すなわち、弱いＮ型の
領域もしくはオフセット領域を自己整合的に形成し、か
つ、該領域上に、あるいは該領域上の酸化珪素膜上に正
の電荷をトラップしうる被膜（例えば、窒化珪素膜）を
形成することによって、高抵抗領域に生ずる寄生チャネ
ルの発生を防止することができた。本発明は、特に、ド
レイン電圧が数Ｖでの移動度の低下を防ぐことに有効で
あった。このため、かかるＮチャネル型ＴＦＴを液晶表
示装置の画素トランジスタとして用いた場合には、微妙
な電圧を制御することができ、映像とした場合の繊細な
中間調を再現するうえで好ましかった。According to the present invention, in an N-channel type TFT, a high resistance region (HRD), that is, a weak N-type region or an offset region is formed in a self-aligned manner, and on or in the region. By forming a film (for example, a silicon nitride film) capable of trapping positive charges on the silicon oxide film on the region, it was possible to prevent the occurrence of a parasitic channel in the high resistance region. The present invention was particularly effective in preventing a decrease in mobility when the drain voltage was several volts. Therefore, when such an N-channel TFT is used as a pixel transistor of a liquid crystal display device, it is possible to control a delicate voltage and it is preferable for reproducing a delicate halftone when an image is formed. .
【００７４】本発明のＴＦＴは、半導体集積回路が形成
された基板上に３次元集積回路を形成する場合でも、ガ
ラスまたは有機樹脂等の上に形成される場合でも同様に
形成されることはいうまでもないが、いずれの場合にも
絶縁表面上に形成されることを特徴とする。特に周辺回
路を同一基板上に有するモノリシック型アクティブマト
リクス回路等の電気光学装置に対する本発明の効果は著
しい。すなわち、本発明によるＴＦＴは逆方向リーク電
流が低く、耐圧も高く、さらに、信頼性も高い（劣化の
程度が小さい）という特徴を有するからであり、これ
は、例えばアクティブマトリクス回路の画素ＴＦＴとし
て用いる場合に有効である。It is said that the TFT of the present invention can be formed in the same manner when a three-dimensional integrated circuit is formed on a substrate on which a semiconductor integrated circuit is formed or when it is formed on glass or an organic resin. In any case, it is characterized in that it is formed on the insulating surface. In particular, the effect of the present invention is remarkable for an electro-optical device such as a monolithic active matrix circuit having peripheral circuits on the same substrate. That is, the TFT according to the present invention has the characteristics that the reverse leakage current is low, the breakdown voltage is high, and the reliability is high (the degree of deterioration is small). This is, for example, a pixel TFT of an active matrix circuit. It is effective when used.
【図１】 本発明の一般的な工程について説明する。FIG. 1 illustrates a general process of the present invention.
【図２】 実施例１によるＴＦＴの作製方法を示す。FIG. 2 shows a method for manufacturing a TFT according to the first embodiment.
【図３】 実施例２によるＴＦＴの作製方法を示す。FIG. 3 shows a method for manufacturing a TFT according to a second embodiment.
【図４】 本発明のＴＦＴの構造について説明する。FIG. 4 illustrates the structure of the TFT of the present invention.
【図５】 実施例３によるＴＦＴの作製方法を示す。FIG. 5 shows a method for manufacturing a TFT according to the third embodiment.
【図６】 実施例４によるＴＦＴの作製方法を示す。FIG. 6 shows a method of manufacturing a TFT according to a fourth embodiment.
【図７】 実施例５によるＴＦＴの作製方法を示す。FIG. 7 shows a method of manufacturing a TFT according to a fifth embodiment.
【図８】 実施例１および３によって得られたＴＦＴの
集積回路の例を示す。FIG. 8 shows an example of an integrated circuit of TFTs obtained in Examples 1 and 3.
１０１ 絶縁基板 １０２ 下地酸化膜（酸化珪素） １０３ 活性層（結晶珪素） １０４ 絶縁膜（酸化珪素） １０４’ ゲイト絶縁膜 １０５ ゲイト電極（アルミニウム） １０６ マスク膜（フォトレジスト） １０７ 陽極酸化物（多孔質酸化アルミニウ
ム） １０８ 陽極酸化物（バリヤ型酸化アルミニウ
ム） １０９ ゲイト絶縁膜の端部101 Insulating Substrate 102 Base Oxide Film (Silicon Oxide) 103 Active Layer (Crystalline Silicon) 104 Insulating Film (Silicon Oxide) 104 'Gate Insulating Film 105 Gate Electrode (Aluminum) 106 Mask Film (Photoresist) 107 Anodic Oxide (Porous) Aluminum oxide) 108 Anodic oxide (barrier type aluminum oxide) 109 Edge of gate insulating film
Claims (11)
タにおいて、 ゲイト電極と、 該ゲイト電極の側面および上面に該ゲイト電極を酸化し
て得られた酸化物層と、 ゲイト電極の下に存在するチャネル形成領域と、 前記チャネル形成領域に隣接した１対の高抵抗領域と、 前記高抵抗領域の外側に設けられた１対の低抵抗不純物
領域とを有し、かつ、 前記高抵抗領域上、または、前記高抵抗領域上に形成さ
れた酸化珪素上に形成された、正の電荷を捕獲しうる被
膜が設けられていることを特徴とする半導体装置。1. In a thin film transistor formed on an insulating surface, a gate electrode, an oxide layer obtained by oxidizing the gate electrode on a side surface and an upper surface of the gate electrode, and a channel existing under the gate electrode. A formation region, a pair of high resistance regions adjacent to the channel formation region, and a pair of low resistance impurity regions provided outside the high resistance region, and on the high resistance region, or A semiconductor device comprising: a film capable of trapping positive charges, the film being formed on silicon oxide formed on the high resistance region.
る被膜は窒化珪素を主たる成分とする被膜であることを
特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the film capable of trapping positive charges is a film containing silicon nitride as a main component.
端部はゲイト電極の端部に対応して自己整合的に形成さ
れていることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the end of the low resistance impurity region is formed in a self-aligned manner so as to correspond to the end of the gate electrode.
Ｎチャネル型であることを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the thin film transistor is an N-channel type.
アクティブ型液晶表示装置のマトリクス領域における画
素トランジスタに設けられていることを特徴とする半導
体装置。5. The semiconductor device according to claim 1, wherein the thin film transistor is provided in a pixel transistor in a matrix region of an active liquid crystal display device.
タにおいて、 ゲイト電極と、 ゲイト電極の下に存在するチャネル形成領域と、 前記チャネル形成領域に隣接した高抵抗領域と、 前記高抵抗領域の外側に設けられた金属珪化物領域とを
有し、かつ、 前記高抵抗領域上、または、前記高抵抗領域上に形成さ
れた酸化珪素上に形成された、正の電荷を捕獲しうる被
膜が設けられていることを特徴とする半導体装置。6. A thin film transistor formed on an insulating surface, wherein a gate electrode, a channel formation region existing under the gate electrode, a high resistance region adjacent to the channel formation region, and an outside of the high resistance region. And a metal silicide region provided, and a film capable of trapping positive charges formed on the high resistance region or on silicon oxide formed on the high resistance region. A semiconductor device characterized in that.
またはニッケルを含むことを特徴とする半導体装置。7. The semiconductor device according to claim 6, wherein the metal silicide contains titanium or nickel.
層上に第１の絶縁膜を、前記絶縁膜上にゲイト電極材料
の被膜をそれぞれ形成する第１の工程と、 前記ゲイト電極材料上に選択的にマスク膜を設け、該マ
スク膜を用いて、前記ゲイト電極材料をエッチングし、
ゲイト電極を形成する第２の工程と、 前記ゲイト電極に電解溶液中で電流を印加することによ
って、主として該ゲイト電極の側面に第１の陽極酸化物
層を形成する第３の工程と前記第１の陽極酸化物層をマ
スクとして、前記第１の絶縁膜をエッチングし、薄くす
る、もしくは除去することによってゲイト絶縁膜を形成
する第４の工程と、 前記第１の陽極酸化物層を除去する第５の工程と、 前記ゲイト電極およびゲイト絶縁膜を覆って、正の電荷
を捕獲しうる被膜を形成する第６の工程とを有すること
を特徴とする半導体装置の作製方法。8. A first step of forming an active semiconductor layer on an insulating surface, a first insulating film on the active layer, and a film of a gate electrode material on the insulating film, and the gate electrode material. A mask film is selectively provided on the gate electrode material, and the gate electrode material is etched using the mask film.
A second step of forming a gate electrode; a third step of forming a first anodic oxide layer mainly on the side surface of the gate electrode by applying a current to the gate electrode in an electrolytic solution; A fourth step of forming a gate insulating film by etching, thinning or removing the first insulating film using the first anodic oxide layer as a mask; and removing the first anodic oxide layer. And a sixth step of forming a film that covers the gate electrode and the gate insulating film and that can capture positive charges.
工程の間に、ゲイト電極を陽極酸化することによってバ
リヤ型の第２の陽極酸化物を形成することを特徴とする
半導体装置の作製方法。9. The semiconductor device according to claim 8, wherein a barrier type second anodic oxide is formed by anodizing the gate electrode between the third step and the fourth step. Of manufacturing.
は、第６の工程の後、Ｎ型の導電型を呈せしめる不純物
を添加し、さらに、レーザーもしくは同等な強光を照射
することによって不純物の活性化をおこなうことを特徴
とする半導体装置の作製方法。10. The method according to claim 8, wherein after the fourth step or the sixth step, an impurity exhibiting an N-type conductivity type is added, and further laser or equivalent strong light irradiation is performed. A method for manufacturing a semiconductor device, which comprises activating impurities.
は、第６の工程の後、活性半導体層の少なくともソース
／ドレイン領域とチャネル形成領域の中間の領域にイオ
ンドーピングによって、水素を０．０１〜１０原子％添
加したのち、２００〜４００℃でアニールする工程を有
することを特徴とする半導体装置の作製方法。11. The method according to claim 8, wherein after the fifth step or the sixth step, at least hydrogen between the source / drain region and the channel formation region of the active semiconductor layer is doped with hydrogen by ion doping. A method for manufacturing a semiconductor device, which comprises a step of annealing at 200 to 400 ° C. after adding 01 to 10 atomic%.
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