KR20010006086A - 집적 회로의 커패시터 - Google Patents

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KR20010006086A
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노스트룀한스
니그렌스테판
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클라스 노린, 쿨트 헬스트룀
텔레폰악티에볼라겟엘엠에릭슨(펍)
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Abstract

본 발명은 집적 회로의 제조시에, 커패시터 자체에 및 집적 회로에 금속 전도성 전극을 가지는 커패시터를 생성하는 바람직하게는, 고주파수 응용을 위한 방법에 관한 것이다. 본 발명에 따르면, 하부 전극(17, 63, 67)은 최하부 기판 및 최상부 절연층(13)을 포함하는 층 구조(11)상에 제1 금속층(15)을 증착시킴으로써 생성된다. 절연층(19)은 제1 금속층(15)상에 증착된 후, 하부 전극(17, 63, 67)에 대한 전기 접속부(25)가 바이어 홀(21)이 플러깅되는 상기 절연층(19)을 통해 바이어 홀(21)을 에칭함으로써 생성된다. 그 후, 제1 금속층(15)은 소정 영역(33)내에서 덮여지지 않으며, 이어서 유전체층(35)이 상기 소정 영역(33)을 중첩(39)하는 방식으로 증착, 패터닝 및 에칭된다. 결국, 상부 전극(47, 63, 67) 및 접속층(43)은 상부 전극(47, 63, 67)이 얻어진 구조(40)상에 증착되어 상기 소정 영역(33)을 중첩하고 접속층(43)이 플러깅된 바이어 홀(21)을 중첩하는 방식으로 패터닝 및 에칭되는 제2 금속층(41)을 통해 생성된다.

Description

집적 회로의 커패시터{CAPACITORS IN INTEGRATED CIRCUITS}
집적 회로내에 커패시터의 제조 중에, 층 구조 능동 및 수동 소자가 표준 방식으로 형성되고 얇은 열 산화물이 성장되는 실리콘 기판을 포함하는 층 구조로 전기 전도성층이 증착된다. 커패시터의 하부 전극을 형성하는 이러한 전기 전도성층상에, 전기 절연층이 증착된다. 공지된 기술에 따르면, 한편으로 커패시터의 하부 전극에 전기 접속을 위해, 다른 한편으로 커패시터 자체의 제조를 위해, 전기 절연층이 소정 영역에 패터닝 및 에칭된다. 이것은 하나의 동일한 단계에서 행해진다. 하부 전극상의 전기 절연층을 제외하고 실리콘 산화물 또는 실리콘 질화물의 얇은 유전체가 증착, 패터닝 및 에칭된다. 결국, 상부 금속층은 증착되어 커패시터의 상부 전극 및 커패시터의 하부 전극에 대한 전기 접속을 형성하도록 패터닝 및 에칭된다.
이러한 기술을 이용하면, 예를 들어, 금속의 불량 단계 커버리지(bad step coverage)로 인해, 상기 전기 접속부에서 접촉 문제가 발생하는 위험이 존재한다. 따라서, 전기 접속부는 비교적 큰 단면적을 가지고 생성되어야 한다. 큰 커패시턴스 값을 얻기 위해, 커패시터는 큰 면적 또는 극도로 작은 유전체 두께를 가져야 한다. 첫 번째 경우에, 기계적 응력에 기인하는 변형 위험이 존재하고, 두 번째 경우에, 커패시터가 고장의 위험이 존재하기 때문에 신뢰할 수 없게 된다.
과도하게 높은 유전체 수를 가지는 강자성체 예를 들어, PZT(PbZrxTil-xO3)와 같은 다른 물질의 커패시터 유전체를 사용하는 것이 미국 특허 제5,406,447호 및 미국 특허 제5,563,762호로부터 알려져 있다. 이 경우에는, 커패시터의 면적 및 그 두께는 모두 임계가 아니다. 그러나, 커패시터 유전체의 높은 결정화 온도, 전극과 커패시터 유전체 사이의 상호 확산 및 불순물에 대한 큰 민감도로 인해, 완전히 다른 제조 기술이 필요하다.
본 발명은 집적 회로의 제조 중에 금속 도전성 전극을 가지는 커패시터 및 커패시터 자체 및 집적 회로를 생성하는 방법에 관한 것이다. 커패시터, 집적 회로는 각각 바람직하게는 고주파수 응용을 위한 것이다.
도 1 내지 도 3은 본 발명에 따라서 집적 회로의 제조 중에 금속 도전성 전극을 가지는 커패시터를 생성하는 방법의 횡단면도.
도 4a 및 도 4b는 본 발명에 따르는 커패시터에 포함되는 전극의 2개의 다른 실시예의 평면도.
도 5 및 도 6은 본 발명에 따르는 커패시터의 또 다른 실시예의 횡단면도.
본 발명의 목적은 실리콘 산화물 또는 실리콘 질화물과 같은 통상의 물질의 커패시터 유전체를 가지는 컴팩트하고 신뢰할 수 있으며, 높은 성능을 가지고 집적 회로, 특히 예컨대, 무선 설비 분야의 고주파수 응용을 위한 집적 회로에 사용할 수 있는 커패시터를 제공하는 것이다.
본 발명의 다른 목적은 작은 단면적 및 높은 신뢰도를 가지고 커패시터의 하부에 접속되는 전기 접속 도체를 가지는 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 공지된 기술에 따르는 커패시터에 의해 발생할 수 있는 하나 이상의 문제점 없는 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 특성을 가지는 커패시터의 신뢰할 수 있고 복잡하지 않는 제조 방법을 제공하는 것이다.
본 발명의 많은 목적들이 이하의 설명에서 나타날 것이다.
이 점에 있어서는, 본 발명은 커패시터의 하부 전극 및 그 위에 위치하는 도전성 표면 사이에 전기 접촉부를 형성하기 위해 플러깅된 바이어 홀(plugged via hole)을 사용한다. 에칭이 후속하는 변형 단계 커버리지를 제공하는 바이어 홀의 생성 및 플러깅, 즉, 바람직하게는 텅스텐의 화학 증착은 이 경우에 커패시터 공동의 에칭 및 커패시터의 상부 전극의 형성을 위한 처리 단계와 다른 별개의 단계에서 행해진다. 집적 회로가 다수의 전도성층을 포함할 때, 커패시터는 가능한 높게 제조되는 것이 바람직하다.
더욱 상세하게는, 하부 전극은 본 발명에 따라서 더 하부에서 기판 및 더 상부에서 절연층을 포함하는 층 구조상에 제1 금속층을 증착시킴으로써 제조된다. 금속층은 석판 인쇄술로 패터닝되고 하부 전극 및 그에 대한 전기 접속부를 형성하기 위해 에칭된다. 절연층은 제1 금속층상에 증착되고, 그 후 하부 전극에 대한 전기 접속부는 바이어 홀이 플러깅된 상기 절연층을 통해 바이어 홀을 에칭함으로써 생성된다. 그 후, 제1 금속층은 소정 영역 내부에서 노출되고, 이어서 유전체층이 증착되어 상기 소정 영역과 중첩하는 방식으로 패터닝 및 에칭된다. 최종적으로, 상부 전극 및 하부 전극에 대한 접속층이 구조상에 증착되어 이루어지는 제2 금속층을 통해 제조되어, 상부 전극이 상기 소정 영역과 중첩하고 접속층이 플러깅된 바이어 홀과 중첩하는 방식으로 패터닝 및 에칭된다.
전극들은 커패시터의 용량을 제한하는 제한된 크기 예컨대, 100×100 ㎛로 생성되는 것이 바람직하다. 더 높은 커패시턴스가 필요한 경우, 여러 개의 병렬 접속된 커패시터는 이 경우에 더 큰 크기로 생성되는 상부 및 하부 전극에서 소정의 위치에 에칭되는 소정 형상의 홀을 통해 생성된다. 홀은 예컨대, 100×100 ㎛의 플레이트와 함께 접속될 때 각각의 전극이 존재하는 방식으로 에칭되는 것이 바람직하다.
전극으로서 간단한 금속층을 사용하는 대신에, 예컨대, 티타늄 질화물의 2개의 얇은 전기 전도성층 및 이들 사이에 위치하는 예컨대, 알루미늄의 두꺼운 금속층으로 이루어진 3층 적층과 같은 금속 스택(stack)이 사용될 수 있다.
예를 들어, 티타늄 및 티타늄 질화물의 적층으로 이루어진 바이어 장벽(via barrier)이 바이어 홀의 플러깅이 행해지기 전에 바이어 홀내에 및 절연층상에 증착될 수 있다.
하부 기판에 대한 커패시터의 용량성 결합이 최소화되는 방식으로, 전기 절연성 또는 반절연성 물질, 특히 실리콘 산화물 또는 폴리실리콘으로 충전된 깊은 디치(ditch) 또는 소위 트렌치(trench)가 하부 기판에 형성될 수 있다. 트렌치는 제조 공정의 앞선 단계에서 생성되는 이러한 접속부내에 존재한다. 트렌치는 약 5 ㎛의 깊이로 커패시터의 아래에 그리드 패턴(grid pattern)으로 형성되는 것이 바람직하다.
본 발명에 의하면, 상기 목적들을 매우 잘 충족시키는 커패시터가 얻어진다.
본 발명의 이점은 낮은 저항 손실, 낮은 전압 의존성 및 높은 Q-값을 가지는 신뢰할 수 있는 커패시터가 얻어지는 것이다. 이 점에 있어서는, 커패시터는 VCO(전압 제어 발진기)에 집적되기에 매우 적합하며, 이 경우에 높은 Q-값, 양호한 주파수 안정성 및 낮은 위상 노이즈를 얻는다. 높은 커패시턴스가 필요한 경우, 전극 영역은 확대되고, 전극내에 에칭된 홀은 전극의 접착력을 향상시킨다.
다른 이점은 높은 신뢰도, 즉, 금속 스택이 사용될 때의 경우에 간단한 패터닝 및 힐로킹(hillocking)의 감소된 위험과, 바이어 장벽이 사용될 때의 경우에 더욱 신뢰할 수 있는 텅스텐 플러깅을 포함한다.
본 발명의 또 다른 이점은 특히 커패시터가 층 구조에서 더 높이 위치되고 기판이 커패시터를 차폐하는 트렌치를 포함하는 경우에 기판에 대한 낮은 기생 결합이 달성되는 것이다.
본 발명은 첨부한 도면을 참조하여 이하 더욱 상세히 설명되며, 이것은 발명을 설명하기 위한 것이지 발명을 제한하고자 하는 것은 아니다.
도 1에서, 11은 바람직하게는 단결정 실리콘의 기판 및 그 위에 위치하는 임의의 수의 층, 즉, 소위 다층 구조를 나타낸다. 상기 층들은 완성된 집적 회로의 소정 특성을 얻기 위해 처리 계획에 따라 패터닝 및 에칭된다. 상기 회로에 포함된 본 발명에 따르는 커패시터는 예컨대, 커패시터의 전극으로서 처리시에 제3 및 제4 금속층을 사용함으로써, 가능한 높게 생성된다. 이것은 기판에 대한 기생 결합의 영향을 최소화시킨다.
바람직하게는 전술한 바와 같은 층 구조의 제3 층인 금속층(15)은 본 발명에 따라서 층 구조내의 최상부 실리콘 산화물층(13)상에 증착된다. 이 금속층은 하부 전극(17)을 형성하기 위해 패터닝 및 에칭된다.
상기 금속층(15)을 에칭한 후에, 예컨대, 실리콘 산화물의 절연층(19)이 증착된 후, 접촉 홀 또는 소위 바이어 홀(21)이 석판 인쇄 수단에 의해 형성된다. 이 접촉 홀(21)은 예컨대, 텅스텐으로 플러깅되며, 이것은 CVD 기술에 의해 증착되는 텅스텐층(23)에 의해 발생하고 그것에 의해 변형 단계 커버리지가 보장된다. 텅스텐층(23)은 바이어 홀의 폭의 1/2보다 큰 두께로 증착된다. 바이어 홀(21)은 이 방식으로 완전히 충전되고, 절연층(19)상에서 균일한 두께의 필름이 얻어진다. 균일한 두께의 텅스텐층(23)은 예컨대, 건식 에치에 의해 에칭되므로, 바이어 홀(21)의 나머지에만 텅스텐이 남게 된다. 이 방식으로, 하부 전극(17)에 대한 전기 접속부 또는 소위 텅스텐 플러그(25)가 생성된다. 바이어 홀(21)은 매우 작은 직경, 바람직하게는 1 마이크로미터 이하의 범위를 가지고 생성된다. 이 방식으로 얻어진 구조는 도 1에 도시되어 있다. 텅스텐 플러그가 만족스럽게 기능하게 하기 위해, 이후의 설명에서 더욱 상세히 설명되는 바이어 홀(21)내에 티타늄 질화물층의 증착보다 앞서게 하는 것이 유리하다.
텅스텐 플러그 바이어 홀(29, 31)은 최종적으로 증착되는 절연층(19) 및 가장 앞서 증착되는 실리콘 산화물층(13)에 모두 존재하는 것에 유의하라.
이것은 다른 전기 접속부 및 소자들이 본 발명의 커패시터와 병렬로 생성될 수 있다는 것만을 나타낸다.
텅스텐층(23)의 후부 에칭 후에, 커패시터 공동(33)이 석판 인쇄술로 형성된다(도 2 참조). 절연층(19)은 소정의 영역, 즉 커패시터 공동(33)에서 건식 에칭에 의해 제거된다. 건식 에치는 하부 금속, 즉 커패시터 플레이트(17)상에서 정지하고, 유전체 및 금속의 후속 증착이 양호한 단계 커버리지를 가지고 형성될 수 있도록 에칭 프로파일에 대하여 최적화된다. 석판 인쇄 단계로부터 포토레지스트가 제거된 후, 유전체층(35)이 상기 구조상에 바람직하게는 PECVD(플라즈마 화학 증착)를 이용하여 증착된다. 예를 들어, CVD(화학 증착) 또는 SACVD(대기압 이하 화학 증착)와 같은 다른 기술을 이용하여 증착될 수도 있는 이 층(35)은 커패시터 유전체(37)를 형성한다.
커패시터 공동(33)을 중첩(39)하는 커패시터 유전체(37)가 석판 인쇄술로 형성된 후, 커패시터 공동(33) 외부의 상기 층(35)은 건식 에칭에 의해 에칭되고 포토레지스트가 제거된다. 특히, 텅스텐 플러깅된 바이어 홀(21, 29)상의 모든 유전체는 제거되어야 한다. 그 결과적인 구조(40)가 도 2에 도시되어 있다.
커패시터 공동(33)은 대략 100×100 ㎛2보다 크게 형성되지 않아야 하며, 그렇지 않으면 기계적 응력의 결과로 불량한 교환의 위험이 존재한다. 상기 중첩부(39)는 대략 1000 Å이어야 한다.
제4 금송층(41)이 증착된다(도 3 참조). 이 층(41)은 접속층(43, 45)으로서 및 커패시터의 제2 상부 전극(47)으로서 작용한다. 상기 층(41)은 패터닝 및 에칭된 후, 나머지 포토레지스트가 제거된다. 이 경우에 접속층(43)은 텅스텐 플러깅된 바이어 홀(21)을 통해 하부 전극(17)에 접속한다. 상부 전극(47)은 커패시터 유전체(37)가 커패시터 공동(33)을 중첩(39)하는 것과 동일한 방식으로 커패시터 공동(33)을 중첩(49)하며 접속층(45)에 또한 접속한다.
결국, 회로는 실리콘 산화물 및 실리콘 질화물로 이루어진 예컨대, 2층 구조(51)로 패시베이트된다. 이 방식으로 얻어진 구조(53)가 도 3에 도시되어 있다.
저항 손실을 감소시키기 위해, 커패시터의 전극 플레이트(17, 47)를 알루미늄 또는 알루미늄 합금으로 제조되게 하고, 커패시터 유전체(37)로서 실리콘 산화물보다 높은 상대 유전 상수를 가지는 실리콘 질화물을 사용하게 하는 것이 적절하다. 상기 금속층(25, 41)은 알루미늄의 스퍼터링을 통해 증착된다.
처리 단계 (ⅰ) 바이어 홀(21, 29)의 패터닝 및 에칭 단계 및 (ⅱ) 텅스텐층(23)의 증착 및 에칭 단계는 처리 단계 (ⅲ) 커패시터 공동(33)의 에칭 단계 및 (ⅳ) 금속층(41)의 증착 및 상부 전극(47)의 에칭 단계와 분리되며, 그들보다 더 앞선다. 이것의 이유는 바이어 및 커패시터의 처리 단게가 예컨대, 에칭 프로파일 및 금속 증착에 관하여 개별적으로 최적화될 수 있어야 하기 때문이다.
커패시터의 커패시턴스(C)는 아래 수학식에 의해 제공되며,
여기에서, εr은 유전체의 상대 유전 상수이고, t는 유전체의 두께이며, A는 커패시터 플레이트의 면적이고, ε0는 진공에서의 유전율이다.
전술한 바와 같이, 커패시터 플레이트(17, 47)는 대략 100×100 ㎛보다 크게 제조되지 않아야 하며, 그렇지 않으면 금속이 이완되거나 그 기부로부터 버클로 잠겨질 위험이 존재한다. 어느 쪽도 유전체의 두께(t)가 대략 300 Å보다 적어지게 할 수 없으며, 그렇지 않으면 표면이 완전히 평평하지 않은 것으로 인해 돌파의 위험이 존재한다. 상대 유전 상수(εr)는 물질 상수이고, 실리콘 산화물에 대해 대략 3.9이며 실리콘 질화물에 대해 대략 7.8이다. 다른 유전체를 사용하는 것은 복수의 비표준 처리 단계에 대한 액세스를 필요로 하지만 가능하다.
더 높은 커패시턴스값이 필요한 경우, 여러 개의 커패시터(본 명세서에서는 셀이라 칭함)가 이 경우에 큰 크기로 제조되는 커패시터 플레이트(63, 67)의 홀(61, 65)의 패터닝 및 에칭을 통해 병렬로 함께 결합된다(도 4a 내지 도 4b 참조). 이러한 패터닝 및 에칭은 전극(63, 67) 자체의 형상과 평행하게 발생한다. 홀은 절연층(19, 51)의 증착 중에 산화물로 충전된다. 이 방식으로, 커패시터 플레이트는 각각의 기부에 고속으로 펀칭되고, 예컨대, 금속의 버클로 잠김, 힐로킹의 위험이 현저하게 감소된다.
도 4a 및 도 4b는 상기로부터 알 수 있는 여러 개의 셀의 병렬 접속 중에 커패시터 플레이트의 2개의 가능한 실시예를 도시한다. 에칭은 바람직하게는 결과적인 커패시터 플레이트(63, 67)가 바람직하게는 대략 100 ㎛에 달하는 두께를 가지는 다수의 함께 결합된 작은 플레이트(64, 68)로서 나타나는 방식으로 행해진다. 이 방식으로, 매우 큰 커패시터 플레이트(63, 67)가 다수의 작은 플레이트(64, 68)로부터 제조될 수 있고, 결국 큰 커패시턴스값이 얻어질 수 있다.
일반적으로, 패터닝 및 에칭은 임의의 형상 예컨대, 8면체 또는 직사각형의 플레이트를 제공하도록 행해질 수 있다. 그러나, 플레이트의 크기는 대략 100×100 ㎛2의 크기로 유지하는 것이 중요하다.
본 발명의 또 다른 실시예에서, 바이어 장벽(71, 73)이 절연층(19)상에 증착된다. 바이어 장벽(71, 73)은 바람직하게는 도 5로부터 명백해지는 바와 같이, 티타늄 및 티타늄 질화물의 적층(71, 73)으로 형성된다. 이들 층은 절연층(19)의 바이어 홀(21)을 에칭한 후이지만 바이어 홀(21)을 플러깅하기 전에 스퍼터링에 의해 증착된다.
양호한 전기 접촉 및 접착에 대한 요구를 충족시키기 위해, 얇은 티타늄층(71)이 구조상에, 즉 절연층(19)의 상부표면상 및 바이어 홀(21)의 하부 및 벽상에 증착된다. 그 위에 얇은 티타늄 질화물층(73)이 증착된다. 이것의 이유는 티타늄 질화물이 만족스럽게 기능하도록 텅스텐의 증착에 사용되는 화학 처리 중의 적절한 기부이기 때문이다. 소위 바이어 장벽(71, 73)은 바람직하게는 하부에 티타늄 및 최상부에 티타늄 질화물을 가지는 2층 구조이다.
유리하게도, 소위 금속 스택(75, 41, 77)이 상부 전극 및 접속층의 형성을 위해 금속층(41) 대신에 증착된다. 도 5에 도시되어 있는 바와 같이, 이러한 금속 스택(75, 41, 77)은 더 두꺼운 알루미늄층(41) 및 더욱이 최상부의 얇은 티타늄 질화물층(77)이 뒤따르는 하부에 얇은 티타늄 질화물층(75)을 가지는 적층으로서 조립된다. 알루미늄층(41)은 실제 도체이지만, 티타늄 질화물층(75, 77)은 다른 방식으로 구조의 신뢰도에 기여하고 감소된 반사를 통해 후속 석판 인쇄술 패터닝을 용이하게 한다. 알루미늄은 다른 전기 전도성 물질 예컨대, 0.5-4%의 구리를 가지는 알루미늄 구리 합금으로 완전히 교환 가능하다.
원하는 전극 및 도체들은 전체 금속 스택(75, 41, 77)의 패터닝 및 에칭에 의해 형성된다. 금속 스택(75, 41, 77)의 에칭은 금속 스택(75, 41, 77)과 금속 스택(75, 41, 77) 및 절연층(19) 사이에 남아 있는 바이어 장벽(71, 73)을 모두 통과한다.
도체는 따라서 절연층(19)으로부터 계산하여 위로 티타늄(71) 및 티타늄 질화물(75)이 후속하는 티타늄 질화물(73)(바이어 장벽), 알루미늄(41) 및 티타늄 질화물(77)(금속 스택)으로 이루어진다. 텅스텐 플러그(25)는 위로부터 떨어져서 바이어 장벽(71, 73)에 의해 완전히 둘러싸이며, 여기에서 금속 스택(75, 41, 77)에 직접 접속된다.
도 5에 도시되어 있는 바와 같이, 바이어 장벽(81, 83)이 절연 실리콘 산화물층(13)에 증착되고, 유사하게 금속 스택(85, 15, 87)이 하부 전극을 형성하기 위해 금속층(15) 대신에 증착된다. 바람직하게는, 바이어 장벽은 바이어 홀이 형성되는 모든 절연층 및 금속층 대신에 금속 스택상에 증착된다.
깊은 디치, 소위 트렌치(91)가 도 6에 도시되어 있는 바와 같이, 단결정 실리콘 기판(93)에 형성된다. 대략 5 ㎛의 깊이를 가지는 이들 트렌치는 바람직하게는 커패시터의 아래에 그리드형 패턴으로 형성된다. 커패시터를 전도성 실리콘 기판(93)으로부터 차폐시키고 결국 용량성 결합을 감소시키기 위한 트렌치는 예컨대, 실리콘 산화물 또는 폴리실리콘과 같은 절연성 또는 반절연성 물질로 이루어진다.
트렌치(91)는 디치의 에칭 및 그 내부의 충전이 후속하는 기판상에 증착된 최하부 산화물층(95)의 패터닝을 통해 유리하게 제조된다. 충전은 실리콘 산화물의 증착 또는 실리콘 산화물 및 폴리실리콘의 조합에 의해 발생한 후, 결과적인 표면이 평면화된다, 즉, 증착으로부터의 잔여 물질이 예컨대, 건식 에치에 의해 제거된다.
본 발명에 따르는 집적 회로의 커패시터는 신뢰할 수 있고, 높은 성능을 가진다. 커패시터의 하부 전극(17) 및 위에 놓인 접속층(43) 사이의 전기 접속부로서 플러깅된 바이어 홀(21)을 사용함으로써, 예컨대, 금속에 대한 불량 단계 커버리지에 의해 야기되는 접촉 문제가 최소화된 컴팩트한 커패시터가 얻어진다. 이 방식으로, 더 높은 정도의 기능성 회로가 제조 공정에서 얻어진다.
본 발명에 따르는 커패시터는 무선 및 다른 고주파수 응용에 특히 적합하며, 여기에서 중요한 요구는 낮은 저항 손실 및 낮은 전압 의존성에 있다. 이것은 특히 커패시터가 VCO(전압 제어 발진기)내의 공진기 탱크의 일부로서 집적될 때, 공진기 탱크가 높은 Q-값, 양호한 주파수 안정성 및 낮은 주파수 잡음을 가지도록 적용한다.
전극(63, 67)내의 홀(61, 65)을 에칭함으로써 전극들이 다수의 함께 결합된 플레이트(64, 68)를 나타내므로, 전극(63, 67)은 임의의 크기로 제조될 수 있고, 따라서 높고 매우 높은 커패시턴스가 제조 공정을 현저하게 복잡하게 하는 커패시터 유전체의 자유로운 선택에 대한 변경 없이 얻어질 수 있다.
상기 제조 방법은 바람직하게는 전술한 바와 같이 바이어 홀(21, 29)에 바이어 장벽(71, 73, 81, 83)의 증착 및 전극과 전도층을 형성하기 위해 3층 스택(41, 77, 85, 15, 87)의 증착을 포함한다. 이것은 높은 신뢰도에 기여한다.
매우 낮은 기생 커패시턴스는 커패시터가 집적 회로의 층 구조에서 높게 제조될 때 얻어진다. 종래의 처리는 2∼4개의 금속층을 포함한다. 최근의 처리는 5개의 금속층을 가능하게 하고 그 개발이 더욱 진행 중이다. 커패시터는 2개의 최상부 금속층 사이에 적절하게 위치되며, 여기에서 기판에 대한 결합은 최소화되고 또한 더 큰 공간을 형성할 가능성이 존재한다. 커패시터를 전도성 기판으로부터 차폐하는 기판(93)의 절연성 또는 반절연성 물질의 트렌치 또는 깊은 디치(91)는 기생 커패시턴스를 최소화시키는데 더욱 기여한다.
본 발명은 전술한 실시예 및 도면에 도시되어 있는 것에 제한되는 것은 아니며, 첨부된 청구의 범위의 범위내에서 변경될 수 있다. 특히, 본 발명은 다층 구조의 커패시터의 물질, 크기 또는 위치의 선택에 관해서는 명백하게 제한되지 않는다.

Claims (24)

  1. 바람직하게는 고주파수 응용을 위해 집적 회로를 제조하는 중에 금속 전도성 전극을 가지는 커패시터를 제조하는 방법에 있어서,
    최하부 기판 및 최상부 절연층(13)을 포함하는 층 구조(11)상에 제1 금속층(15)을 증착함으로써 하부 전극(17, 63, 67)을 생성하는 단계와,
    상기 제1 금속층(15)상에 절연층(19)을 증착하는 단계와,
    바이어 홀(21)이 플러깅되는 상기 절연층(19)을 통해 바이어 홀(21)을 에칭함으로써 하부 전극(17, 63, 67)에 대한 전기 접속부(25)를 생성하는 단계와,
    소정의 영역(33) 내부에서 상기 제1 금속층(15)이 덮여지지 않게 하는 단계와,
    상기 방식으로 얻어진 구조상에 증착되어, 커패시터 유전체(37)가 상기 소정 영역(33)을 중첩(39)하는 방식으로 패터닝 및 에칭되는 유전체층을 통해 커패시터 유전체(37)를 생성하는 단계와,
    상기 방식으로 얻어진 구조상에 증착되어, 상부 전극(47, 63, 67)이 상기 소정 영역(33)을 중첩(49)하고 접속층(43)이 플러깅된 바이어 홀(21)을 중첩하는 방식으로 패터닝 및 에칭되는 제2 금속층(41)을 통해 상부 전극(47, 63, 67) 및 접속층(43)을 생성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 바이어 홀(21)은 텅스텐(23)으로 플러깅되는 것을 특징으로 하는 커패시터 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 상부 및 하부 전극(63, 67)내의 소정의 위치에서 소정 형상의 홀(61, 65)이 에칭되는 것을 특징으로 하는 커패시터 제조 방법.
  4. 제3항에 있어서, 상기 홀(61, 65)은 각 전극(63, 67)이 함께 결합된 플레이트(64, 68)로서 나타나는 방식으로 에칭되는 것을 특징으로 하는 커패시터 제조 방법.
  5. 제4항에 있어서, 상기 홀(61, 65)은 상기 각 전극이 대략 100×100 ㎛2의 크기를 가지는 함께 결합된 플레이트(64, 68)로서 나타나는 방식으로 에칭되는 것을 특징으로 하는 커패시터 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 절연층(19)상에 및 상기 바이어 홀(21)내에 바이어 장벽(71, 73)이 증착되는 것을 특징으로 하는 커패시터 제조 방법.
  7. 제6항에 있어서, 상기 바이어 장벽(71, 73)은 티타늄 및 티타늄 질화물의 적층으로 제조되도록 선택되는 것을 특징으로 하는 커패시터 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 각 금속층의 증착 전후에 얇은 전기 전도성층(75, 77, 85, 87)이 증착되는 것을 특징으로 하는 커패시터 제조 방법.
  9. 제8항에 있어서, 상기 얇은 전기 전도성층(75, 77, 85, 87)은 티타늄 질화물로 제조되도록 선택되고, 상기 금속층(15, 41)은 알루미늄 또는 알루미늄 구리 합금으로 제조되도록 선택되는 것을 특징으로 하는 커패시터 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 커패시터가 트렌치로부터 차폐되는 방식으로 상기 구조(93)내에 전기 절연성 또는 반절연성 물질의 디치 또는 소위 트렌치(91)가 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  11. 제10항에 있어서, 상기 트렌치(91)는 실리콘 산화물 또는 실리콘 산화물 및 폴리실리콘의 조합으로 충전되는 것을 특징으로 하는 커패시터 제조 방법.
  12. 제10항 또는 제11항에 있어서, 상기 트렌치(91)는 대략 5 ㎛의 깊이로 형성되는 것을 특징으로 하는 커패시터 제조 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 실리콘 산화물로 제조되도록 선택된 상기 절연층(19)은 대략 1 ㎛의 두께로 증착되는 것을 특징으로 하는 커패시터 제조 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 유전체층(35)은 CVD, PECVD 또는 SACVD 기술 중 하나에 의해 증착되는 것을 특징으로 하는 커패시터 제조 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 상기 유전체층(35)은 대략 300∼1000 Å의 두께로 증착되는 것을 특징으로 하는 커패시터 제조 방법.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 유전체층(35)은 실리콘 질화물로 제조되도록 선택되는 것을 특징으로 하는 커패시터 제조 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 유전체층(35) 및 상부 금속층(41)은 대략 1000 Å만큼 상기 소정 영역(33)을 중첩(39, 49)하는 방식으로 에칭되는 것을 특징으로 하는 커패시터 제조 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서, 상기 바이어 홀(21)은 자체의 직경 및 폭이 1 ㎛ 미만인 방식으로 에칭되는 것을 특징으로 하는 커패시터 제조 방법.
  19. 바람직하게는 고주파수 응용을 위한 집적 회로에서 금속 전도성 전극을 가지는 커패시터에 있어서,
    최하부 기판 및 최상부 절연층(13)을 가지는 층 구조(11)와,
    상기 절연층(13)상에 위치하는 제1 금속층(15)에 형성되는 하부 전극(17, 63, 67)과,
    상기 제1 금속층(15)상에 위치하여 바이어 홀(21) 및 커패시터 공동(33)이 형성되는 절연층(19)과,
    상기 바이어 홀(21)내에 예컨대, 텅스텐으로 제조된 플러그(25)의 형상으로 하부 전극(17, 63, 67)에 대한 전기 접속부와,
    상기 소정 영역(33)을 중첩하는 커패시터 유전체(37)와,
    상기 절연층(19), 플러그(25) 및 커패시터 유전체(37)상에 위치하는 제2 금속층(41)내에 형성되는 플러그(25)에 대한 접속층(43) 및 상부 전극(7, 63, 67)과,
    상기 층들상에 위치하는 최종 패시베이팅층(51)을 포함하는 것을 특징으로 하는 커패시터.
  20. 제19항에 있어서, 상기 상부 및 하부 전극(63, 67)은 상기 각 전극(63, 67)이 함께 결합된 플레이트(64, 68)로서 나타나는 소정의 위치에 소정의 형상의 홀(61, 65)을 포함하는 것을 특징으로 하는 커패시터.
  21. 제19항 또는 제20항에 있어서, 상기 바이어 홀(21)은 자체의 하부 및 자체의 벽을 따라서 바이어 장벽(71, 73)을 포함하는 것을 특징으로 하는 커패시터.
  22. 바람직하게는 고주파수 응용을 위한 집적 회로에 있어서,
    최하부 기판 및 최상부 절연층(13)을 가지는 층 구조(11)와,
    상기 절연층(13)상에 위치하는 제1 금속층(15)에 형성되는 하부 전극(17, 63, 7)과,
    상기 제1 금속층(15)상에 위치하여 바이어 홀(21) 및 커패시터 공동(33)이 형성되는 절연층(19)과,
    상기 바이어 홀(21)내에 예컨대, 텅스텐의 플러그(25)의 형상의 상기 하부 전극(17, 63, 67)에 대한 전기 접속부와,
    상기 소정 영역(33)을 중첩하는 커패시터 유전체(37)와,
    상기 절연층(19), 플러그(25) 및 커패시터 유전체(37)상에 위치하는 제2 금속층(41)내에 형성되는 플러그에 대한 접속층(43) 및 상부 전극(47, 63, 67)과,
    상기 층들상에 위치하는 최종 패시베이팅층(51)을 포함하는 것을 특징으로 하는 집적 회로.
  23. 제22항에 있어서, 상기 상부 및 하부 전극(63, 67)은 각각의 전극(63, 67)이 함께 결합된 플레이트(64, 68)로서 나타나는 소정의 위치에 소정의 형상의 홀(61, 65)을 포함하는 것을 특징으로 하는 집적 회로.
  24. 제22항 또는 제23항에 있어서, 상기 바이어 홀(21)은 자체의 하부에서 자체의 벽을 따라서 바이어 장벽(71, 73)을 포함하는 것을 특징으로 하는 집적 회로.
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