JP4386680B2 - 半導体素子のためのキャパシタおよびその製造方法 - Google Patents

Description

【０００１】
【発明の分野】
本発明は概して半導体素子の製造方法および特に、ダマシン相互接続構造におけるキャパシタの集積化に関する。
【０００２】
【発明の背景】
キャパシタは電荷の蓄積の為の電子素子において広く使用されてきた。キャパシタは本質的に１つの絶縁体によって分離された２つの導電性プレートを含む。静電容量または印加電圧毎にキャパシタによって保持された電荷の量はプレートの面積、プレート間の距離および絶縁体の誘電係数に依存する。キャパシタはフィルタ、アナログ−デジタルコンバータ、デジタル記憶素子および様々な制御アプリケーションに使用されている。
【０００３】
金属べースのキャパシタは、典型的にアルミニウム・ラインを形成するために、従来通りに使用されるサブトラクティブ金属エッチング法を利用した素子に組み込まれる。また一方、銅は、金属化層の製造のために選択される金属として人気が増加している。銅は低い抵抗率を保有しており、アルミニウム金属を伴うものより小さな構造を形成することを可能にする。銅はさらに、次の素子処理ステップがより高温で実行され得るようなアルミニウムと比較してより高い融点を有している。
【０００４】
キャパシタの製造に関連した銅金属化にはいくつかの欠点がある。キャパシタは誘電体中で形成された凹部への銅の堆積を利用したダマシン処理を利用して製造されてきた。ダマシン処理は、広範囲の光リソグラフィおよびエッチングを必要とするいくつかのマスク工程を必要とする。また、表面の粗さは微細な構造の差を材料に生じるので、銅の化学機械研磨（ＣＭＰ）技術はキャパシタの信頼性を損なう。さらに、銅の堆積に先立って、下地誘電体への銅の拡散を防ぐために障壁層を堆積しなければならない。
【０００５】
キャパシタを提供するために必要なことは、銅金属化に必要とされる過度のマスキング工程を伴わないダマシン相互接続構造に統合すること、および下地銅金属化の微細構造の差異による影響および銅の拡散の影響を最小限にすることである。
【０００６】
【発明の概要】
１つの形態として、本発明は、半導体素子の為のキャパシタを包含する。そのキャパシタは金属化層の誘電体内に完全に形成され、金属化層中で形成された素子構成要素と電気的に接続している。キャパシタを、ダマシン処理を使用して製造された銅相互接続構造内に製造することは特に都合が良い。キャパシタは素子構成要素に隣接し、誘電体へエッチングされた溝内部に形成された第１のプレートまたは、電極を包含し、そして耐熱性金属のような導電性金属または金属合金を含む。絶縁体は第１のキャパシタの電極を覆い、好ましくは誘電体を含む。第２のプレートあるいは電極は絶縁体を覆い、導電性の金属か金属合金で構成される。この記述の目的のために、素子構成要素は、電気的構成要素の端子あるいは単にリードや経由部材のような導体とする。
【０００７】
キャパシタの電極および絶縁体は、好ましくは溝内部に配置され、溝側壁および溝底を覆う。このように、他の素子構成要素にキャパシタを接続するために、導電性金属は金属リードを形成するように配置され、第２のキャパシタ電極上に凹部が形成される。金属リードは、好ましくは凹部内に配置された銅または銅合金で構成する。皮膜および導電性金属は、次に、キャパシタの上面に平面状に形成され、キャパシタの上面は金属化層の上面と本質的に同平面にある。キャパシタが銅相互接続構造内に形成された場合、金属層はキャパシタの上部の素子上に形成され、金属リードに接続する充填された金属を介して相互接続される。このように、キャパシタは極小のリソグラフィおよびエッチングステップを伴うダマシン相互接続構造の金属化層内部に形成される。このことは、費用の縮小となる。さらに、導電性金属の使用により、電極として銅以外に障壁層を配置する必要を回避する。
【０００８】
【発明の詳細な記述】
図１は、相互接続構造１１が半導体ウェハまたは基版１７上に作製されている様子を示す。この明細書中で使用される用語ウェハまたは基盤は、トランジスタ、キャパシタ、タングステンプラグそしてコンタクトレベルまたは基盤１７上にある他のアクティブな領域上のその上に作製された構造を含むものである。相互接続構造は下層の金属化層１２を包含し、上層の金属化層１３および絶縁層１４（これは「誘電体層」とも言う）は上層の金属化層１３および下層の金属化層１２の間に配置される。この記述の為に、用語「金属化層」は金属導体および半導体内部に形成される半導体集積回路の構造層とする。金属化層は集積回路製造過程において絶縁誘電体層と交互に配置される。
【０００９】
相互接続構造１１は当業者に良く知られたダマシン処理を使用して典型的に作製される。下層金属化層１２はシングルダマシン処理により作製され、上層金属化層１３および絶縁層１４はデュアルダマシン処理により作製される。一方、本発明の溝型キャパシタはシングルまたは／およびデュアルダマシン処理によって作製される相互接続構造に限られる必要はなく、他の利用可能な製造処理を使用して作製された金属化層を包含してもよい。
【００１０】
金属化層１２および１３の各々は、誘電体材料１８内に金属配線のように配置され、延在する金属構成要素１６を包含する。図面の構成要素１６は一般に、誘電体材料１８内部に形成された凹部内部堆積される導電性金属から成る。例として、シード／障壁膜３３は誘電体および銅の間に形成されるケースにおいて銅は使用されても良い。
【００１１】
障壁層１９は、その上に堆積される材料への露出から要素１６を遮蔽し、次の作製ステップ中において構成要素１６を保護する。さらに、拡散障壁層とも呼ばれる障壁層１９は、金属構成要素１６上に堆積された誘電体への構成要素１６の導電性金属の拡散を最小限にする。障壁層１９はさらに、下層の金属化層１２上に堆積された誘電体内に構造をエッチングにより形成する際にエッチング停止層として機能を果たす。これを受けて、エッチング停止層２０は絶縁層１４および上層金属化層１３の間に配置され、次に、下層金属化層１２および基盤１７の間に配置される。障壁層１９およびエッチング停止層２０は構成成分として、シリコン酸化、窒化珪素および／または炭化珪素またはこれらの材料の組み合わせのような誘電体材料を包含する。
【００１２】
金属で充填されたビアまたはプラグ１５は下層金属化層１２の構成要素１６と上層金属化層１３内の構成要素１６とを相互接続する。 絶縁層１４は、プラグ１５間に配置されている誘電体材料１８を含み、同様にプラグ１５間の絶縁体として機能し、異なった素子層の配線間のレベル間短絡を最小限する。構成要素１６およびプラグ１５は典型的に銅または銅合金から成る。
【００１３】
図２に関して、キャパシタの製造は構成要素１６に隣接する、上層金属化層１３の誘電体１８への凹部または溝２２のエッチングにより開始される。この明細書中で使用されている用語「溝」は、凹部の寸法または形を制限するようものではなく、溝内に形成されるキャパシタの特性によって決定されるものである。用語「溝」はその溝内へ構成要素を形成するために誘電体内に形成される任意のタイプの凹部を包含する。
【００１４】
金属化層１３上のフォトレジスト層２１が、最初に露光される。マスク層（図示していない）が、典型的にはフォトレジスト層２１の前に金属層１３上に堆積され、従って、フォトレジスト層２１はさらに、溝２２の形成の目的のために形成される任意のマスク層を包含することになる。溝の構造はフォトレジスト２１内にパターン化され、次に、エッチング停止層２０まで誘電体１８がエッチングされる。図２に示されるように、溝２２は対面する２つの側壁２３および底面２４を包含する。フォトレジスト２１内にパターン化された構造は、好ましくは下層構成要素１６にオーバーラップし、そのとき溝２２は誘電体１８内にエッチングされ、構成要素１６の表面は溝２２内に露出される。つづいてフォトレジスト層２１は除去される。マスク層（図示していない）の一部は上層金属層１３上に拡散障壁を形成するように残在する。
【００１５】
図３〜図５は、溝２２内のキャパシタ２５の形成ステップについて示している。キャパシタ２５は、絶縁体３０によって第２のキャパシタ電極２７から分離されている第１のキャパシタ電極２６を包含する。キャパシタ２５はさらに、第２のキャパシタ電極２７上に形成されている金属リード２８を包含することになる。図３の実施例では、電極２６および２７、および絶縁体３０は溝２２内に膜として形成される。
【００１６】
第１の電極２６は、溝２２の内部表面に付着するようにおよび／または溝２２の側壁２３および底２４に適合するように溝２２内に堆積されるか成長される導電性金属または金属合金を含む。例として、第１のキャパシタ電極２６はタンタルム、チタニウムまたはタングステンおよび／またはそれらの窒化物またはタンタル五配化物な耐熱性の金属および／または耐熱性の金属合金を含む。第１の電極２６は化学蒸着（ＣＶＤ）法またはスパッタ堆積のように良く知られている手段を利用して堆積される。上述したように、構成要素１６の表面は溝２２をエッチングすることにより露出され、それにより構成要素１６およびキャパシタ２５が電気的に接続されるために第１のキャパシタ電極２６は構成要素１６に接続する。
【００１７】
絶縁体３０は次に、第１のキャパシタ電極２６上に堆積される。絶縁体３０は好ましくは良く知られた誘電率を有する誘電体材料を含む。例えば、誘電体は窒化珪素または二酸化珪素のような利用可能な誘電体材料を含む。絶縁体３０は、第１のキャパシタ電極２６の表面に適合するように膜として堆積されるか増加される。第２のキャパシタ電極２７は同様に、絶縁体３０に共形するように被膜として溝２２内部に形成される。第２のキャパシタ電極２７はまた、第１のキャパシタ電極２６のように関して、上記に記載した導電性金属または金属合金を含み、上記に記載したように凹部２２内に同じように形成される。
【００１８】
この利益のある実施例において、電極被膜の厚さの範囲は好ましくは約２０ｎｍから約５０ｎｍである。同じように、絶縁体被膜３０の厚さの範囲も好ましくは約２０ｎｍから約５０ｎｍである。従って、キャパシタの厚さの範囲は約６０ｎｍから１５０ｎｍの範囲となる。
【００１９】
図３に示されるように、膜は素子を覆うように堆積される。電極２６および２７、および絶縁体３０は溝２２の形に適合する膜であると同様に、凹部３１は第２電極２７上に形成される。凹部３１の一部は溝２２の内側に延在する。図４に関して、次に金属リード２８を形成するように導電性金属が凹部３１内に堆積される。この特徴的で利益性のある実施例によれば、導電性金属は好ましくは電荷を伝導する為に適した任意の金属を含む。例えば銀、耐熱性の金属または金、白金、パラジウムおよびその類似金属である。
【００２０】
図５に関して、構造１１の表面は被膜２６、２７、３０および金属リード２８のように平坦化されており、溝２２の外面には延出しない。ここで、第１のキャパシタ電極２６、絶縁体３０、第２のキャパシタ電極２７および金属リード２８が誘電体１８と同一平面を形成するように実質的に溝２２を満たす。平坦化処理が実質的に平坦な表面が形成されるように化学機械研磨（ＣＭＰ）処理を用いて行われる。金属リード２８は、電気通信においてキャパシタ２５とともに配置される第２の素子構成要素と第２の電極２７とを接続する機能を果たす。
【００２１】
図６に示されるように、金属化層２９および絶縁層３２は相互接続構造１１上に形成されている。層２９および３２は好ましくはデュアルダマシン処理を利用して形成される。障壁層１９は最初に上層金属化層１３上に配置され、次に、エッチング停止層２０は層２９および層３２の間に配置される。金属化層２９は誘電体材料１８内に配置された構成要素１６を包含し、そして、絶縁層３２は誘電体材料１８内部に配置された金属で満たされたビア１５を包含する。金属で満たされたビア１５は、キャパシタ２５を層２９内の構成要素１６に相互接続する。図６に示されるように、バイアは、キャパシタ２５上の障壁層１９および誘電体材料１８を貫いてエッチングされ、次に銅によって満たされる。このことは、第２の電極２７から構成要素１６への継続的な金属接点を提供することになる。
【００２２】
本願発明の好ましい実施例が示され明細書に説明された一方、このような実施例は、この実施例のみに限定されるものでないことは自明である。多数の変形、変更そして代用が、本発明の趣旨を逸脱しない範囲で当業者によって考えられる。例えば、他の出願は本発明の教示によって同じ様な利益を得ることが出来ることにより、本発明はここに示された最上の方法に制限されることはない。従って、本発明は追加された請求項の精神および範囲によってのみ制限されることが意図される。
【図面の簡単な説明】
【図１】半導体素子の相互接続構造の断面の一部を示す図である。
【図２】金属層の誘電体内でエッチングされた溝を有する半導体素子の相互接続構造の断面の一部を示す図である。
【図３】キャパシタの製造のために半導体素子の相互接続構造上に配置された膜を有する半導体素子の相互接続構造の部分的な断面図である。
【図４】膜上に配置された導電性金属を有する相互接続構造の部分的な断面図である。
【図５】溝内部に形成されたキャパシタを有する半導体素子の相互接続構造の部分的な断面図である。
【図６】溝キャパシタおよび相互接続構造上に製造された素子構成要素を有する半導体素子の相互接続構造の部分的な断面図である。
【符号の説明】
１１ 相互接続構造
１２ 下層金属化層
１３ 上層金属化層
１４ 絶縁層（誘電層）
１５ ビアまたはプラグ
１６ 素子構成要素、金属構成要素
１７ 半導体ウェハまたは基盤
１８ 誘電体
１９ 障壁層（拡散障壁層）
２０ エッチング停止層
２１ フォトレジスト層
２２ 溝
２３ 側壁
２４ 底
２５ キャパシタ
２６ 第１のキャパシタ電極
２７ 第２のキャパシタ電極
２８ 金属リード
２９ 金属化層
３０ 絶縁体
３１ 凹部
３２ 絶縁層
３３ シード／障壁皮膜

Claims (10)

1. 交互に配置される複数の金属化層と、単一の金属化層内部全体に形成されたキャパシタを有する誘電体層とを含むことを特徴とする半導体集積回路であって、
   前記金属化層は誘電体材料を包含し、
   前記キャパシタは、前記誘電体材料内にエッチングにより形成された溝内に形成され、および前記誘電体材料中の素子構成要素と電気的に接続された第１のキャパシタ電極と、この第１のキャパシタ電極を覆おうように溝内に形成された絶縁体と、他の素子構成要素と接続され、前記絶縁体を覆う第２のキャパシタ電極とを含み、前記第１のキャパシタ電極の全体が溝の側壁と底の上に適合するように形成されることを特徴とする半導体集積回路。
2. 前記第１のキャパシタ電極および前記第２のキャパシタ電極が、耐熱性金属または耐熱性金属合金から形成されることを特徴とする請求項１記載の半導体集積回路。
3. 前記耐熱性金属が、チタン、タングステンおよびタンタルまたはそれらの結合物から選択され、そして前記耐熱性金属合金が、窒化チタン、窒化タングステン、窒化チタンまたは五酸化タンタルまたはそれらの結合物から選択されることを特徴とする請求項２記載の半導体集積回路。
4. 前記第１のキャパシタ電極が、導電性金属からなり、前記溝の内側に適合した膜を含み、前記絶縁体は、前記第１の膜を適合するように覆う、非導電性材料からなる膜を含み、前記第２の電極は、前記第２の膜を適合するように覆う導電性金属からなる第３の膜を含み、かつ前記第２のキャパシタ電極上に凹部を形成しており、さらに、前記金属リードは前記凹を満たす導電性金属を含み、前記キャパシタの上部表面は、実質的に金属層の上部表面と同一平面にあることを特徴とする請求項１に記載の半導体集積回路。
5. 半導体素子を製造する方法であって、
   （ａ）素子構成要素に隣接するように金属化層の非導電体内に側壁と底を有する溝をエッチングするステップと；
   （ｂ）前記素子構成要素と電気的に接続するように第１のキャパシタ電極の全体を前記溝の前記側壁と底の上に適合するように形成するステップと；
   （ｃ）絶縁体を前記第１のキャパシタ電極を覆うように前記溝内に形成するステップと；
   （ｄ）第２のキャパシタ電極を前記絶縁体を覆うように前記溝内に形成するステップと；
   および、
   （ｅ）前記第２の電極を第２の半導体素子構成要素へ電気的に接続させるステップと、を含むことを特徴とする半導体素子の製造方法。
6. 前記第２の素子構成要素と電気的に接続し、前記第２のキャパシタ電極を覆うように前記溝内部に金属リードを形成するステップをさらに含むことを特徴とする請求項５記載の方法。
7. 前記第１のキャパシタ電極を形成するステップは、導電性材料からなる第１の膜を前記溝の前記側壁と底の上に適合するように形成するステップを含み、前記絶縁体を形成するステップは、非導電性材料からなる第２の膜を前記第１の膜の上に適合するように形成するステップを含み、前記第２のキャパシタ電極を形成するステップは、誘電性金属からなる第３の膜を前記第２の膜上に適合するように形成するステップを含むことを特徴とする請求項６に記載の方法。
8. 前記キャパシタが前記金属化層の上面と平行となる上面を有するように、前記素子の表面をひきつづき平坦にするステップをさらに含むことを特徴とする請求項７記載の方法。
9. 前記キャパシタを形成する前記ステップは、前記第３の皮膜上に凹部を形成するステップと、前記第３の皮膜上の前記凹部内に導電性金属を堆積し、前記凹部を満たすステップとをさらに含むことを特徴とする請求項７記載の方法。
10. 前記キャパシタが前記金属化層の上面と平行となる上面を有するように、前記素子を平坦にするステップをさらに包含することを特徴とする請求項９記載の方法。

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