KR20010005533A - 디지털 워드에 의해 동조되는 주파수 합성 회로 - Google Patents

디지털 워드에 의해 동조되는 주파수 합성 회로 Download PDF

Info

Publication number
KR20010005533A
KR20010005533A KR1019997008592A KR19997008592A KR20010005533A KR 20010005533 A KR20010005533 A KR 20010005533A KR 1019997008592 A KR1019997008592 A KR 1019997008592A KR 19997008592 A KR19997008592 A KR 19997008592A KR 20010005533 A KR20010005533 A KR 20010005533A
Authority
KR
South Korea
Prior art keywords
delay
frequency
circuit
phase
input
Prior art date
Application number
KR1019997008592A
Other languages
English (en)
Inventor
베르그네스알라인
발렌티디디에르
Original Assignee
페레고스 조지, 마이크 로스
아트멜 코포레이숀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페레고스 조지, 마이크 로스, 아트멜 코포레이숀 filed Critical 페레고스 조지, 마이크 로스
Publication of KR20010005533A publication Critical patent/KR20010005533A/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B28/00—Generation of oscillations by methods not covered by groups H03B5/00 - H03B27/00, including modification of the waveform to produce sinusoidal oscillations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명은 멀티플렉서(33; 133)를 어드레싱하는 모듈로(modulo) 어큐뮬레이터(17; 117)를 특징으로 하는 직접 디지털 주파수 합성기에 관한 것이다. 멀티플렉서는 디지털 회로(41~45; 141~153)에서 발생된 지연 신호열을 수신한다. 지연 신호는 기준 발진기(37; 137)의 위상을 설정한다. 지연 유닛의 수는 예상되는 지터를 분석하기에 충분한다. 어큐뮬레이터는 그레이 코드 카운터와 같이, 각 계수에 대하여 단지 단일 디지트(digit)에 의해서 증가되는 디지털 카운터이다. 일 실시예에서, 지연 신호는 개별적인 로직 회로(41; 도 3, 도 4)에 신호를 인가하여 회로 내의 집적된 커패시터를 구동하는 차지 펌프(43; 도 5)에 의해서 발생된다. 차지 펌프로의 피드백은 전체 지연이 기준 클록의 단일 클록 사이클을 세분하도록 설정한다. 제2 실시예에서, 단일 시프터 또는 여러개의 시프터(151; 153)가 위상 반전 관계(145)에 있는 출력으로 단일 클록 사이클을 세분한다. 클록 배율기(multiplier)(141) 및 분배기(147)는 지연의 유닛의 전체 수로써 각 클록 사이클의 동기를 보장하기 위해 사용된다. 멀티플렉서(33; 133)의 출력(33; 155)은 기준 발진기 신호이고, 위상 지연에 의해 조정되며, 합성된 출력 주파수를 형성한다.

Description

디지털 워드에 의해 동조되는 주파수 합성 회로{FREQUENCY SYNTHESIS CIRCUIT TUNED BY DIGITAL WORDS}
에이치 티 니콜라스(H. T. Nicholas) 등에 의한 고상 회로의 IEEE 간행물의 "A 150-MHz Direct Digital Frequency Synthesizer in 1.25-μm CMOS with - 90-dBc Spurious Performance"(1991년 12월, 제12호, 제26권)에서, 저자들은 많은 직접 디지털 주파수 합성기가 K 비트 워드 어큐뮬레이터의 모듈로 2K오버플로우 특성을 이용하여 발생된 출력파의 위상 인수(argument)를 발생시킨다고 설명한다. 어큐뮬레이터의 연속된 워드는 발생된 출력파에 대한 연속된 위상값에 매핑될 수 있다.
미국 특허 제5,656,958호에서, 알버트(Albert) 등은 상기의 어큐뮬레이터 기술의 변화를 반송 주파수가 큰 정밀도로 설정되는 디지털 통신에서 사용하기 위한 주파수 합성 장치에서 이용한다. 상기의 특허는 입력되는 데이터 신호에 동작하기 위한 위상 동기 루프(PLL)를 사용하는 회로를 개시하고 있다. 어큐뮬레이터 회로는 소스로부터 디지털 워드를 수신한다. 다양한 분배 회로는 디지털 워드의 내용(contents)을 기초로 하여 로컬 클록의 위상을 조정하기 위해 어큐뮬레이터의 출력 신호를 처리한다. 로컬 클록의 연속적인 위상의 변화는 출력 주파수의 변화를 일으킨다.
피 알버트(P. Albert) 등에 의해 개시된 회로는 디지털 채널이 클록의 위상 정보가 디지털 워드로 코드화된 부채널(subchannel) 또는 슬롯을 포함하는 경우에 유용하다. 예를 들어, MPEG(Motion Picture Expert's Group) 데이터 전송에는 MPEG 엔코더에 의해 최소한 0.7초마다 빈번하게 전송되는 시스템 클록 기준(SCR)으로 알려진 부채널이 있다. SCR 신호는 수신되고, 디코드되며, 음성 및 영상 디코더로 전송되어서 내부 클록을 업데이트시켜야 한다. 부채널은 주파수 합성기에서의 사용을 위해 숫자를 엔코드하는데 사용될 수 있다.
위상 동기 루프는 클록 신호의 위상을 동기시키기 위한 회로로서 잘 알려져 있다. 위상 동기 루프는 지터, 예컨대 디지털 신호의 중요한 에지의 단기간의 변화를 제거할 수 있고, 이는 전송 채널에서 발생한다. 이러한 클록 회복 회로는 에이 러브레이스(A. Lovelace) 등에게 허여된 미국 특허 제4,241,308호에 개시되어 있다.
상기 발명의 목적은 고도의 안정성 및 낮은 지터를 갖는 디지털 기술을 이용하여 기준 주파수와 근사한 주파수를 합성하는 데 있다. 다른 목적은 수치적으로 제어되는 발진기인 최종단의 위상 동기 루프를 제공하는 데 있다.
본 발명은 주파수 합성기에 관한 것으로, 특히 직접 디지털 주파수 합성기에 관한 것이다.
도 1은 본 발명의 주파수 합성 회로의 제1 실시예의 개략도.
도 2의 (A)는 임계 레벨이 첨가되어 있는 도 1의 주파수 합성 회로의 입력 적분기의 출력으로서 시간에 대해 선형화된 값의 타이밍도.
도 2의 (B)는 합성된 주파수 신호를 도시하는, 도 1의 회로에서 출력되는 출력 파형의 타이밍도.
도 2의 (C)는 도 1의 회로의 회복된 데이터 워드의 타이밍도.
도 2의 (D)는 도 1의 회로의 회복된 데이터 워드 비트를 위한 데이터 엔빌로프(envelope)의 타이밍도.
도 2의 (E) 내지 도 2의 (G)는 지연 라인 출력 신호의 타이밍도.
도 3은 도 1의 회로에서 사용된 지연 라인의 블록도.
도 4는 도 2의 지연 라인에서 사용된 버퍼 회로의 회로도.
도 5는 도 1의 회로에서 사용된 차지 펌프의 회로도.
도 6은 도 1의 주파수 합성 회로를 수치 제어 발진기로서 사용하는 위상 동기 루프의 회로도.
도 7은 본 발명의 주파수 합성 회로의 제2 실시예의 회로도.
도 8은 도 7의 회로에서 사용된 이중 시프터의 회로도.
도 9의 (A)는 도 7의 회로에서 사용된 고주파 클록 파형의 타이밍도.
도 9의 (B)는 도 7의 회로에서 사용된 분배기용 타이밍도.
도 9의 (C) 내지 도 9의 (F)는 도 7의 회로에서 이중 시프터에 입력되는 시프터에 대한 타이밍도.
도 10의 (A) 내지 도 10의 (C)는 도 7의 회로에서 시프터로부터 출력되는, 시프터에 대한 타이밍도.
도 10의 (D)는 도 7의 회로에서 복원된 데이터 엔빌로프의 타이밍도.
도 10의 (E)는 합성된 주파수 신호를 도시하는 도 7의 회로에서 출력되는 출력 파형의 타이밍도.
상기의 목적은 주파수 합성 회로에 의해 달성되었다. 일 실시예는 모듈로 어큐뮬레이터와 결합된 동조 가능한 지연 라인을 특징으로 한다. 동조는 로컬 발진기에 의해 발생되는 단일 클록 사이클 이상의 안정된 기준 주파수에 관련하여 얻어진다. 디지털 워드는 출력 주파수값을 상술한다. 입력 디지털 워드는 값이 주기적으로 임계치에 도달하는 어큐뮬레이터에 인가된다. 주기는 입력 디지털 워드값에 의존한다. 물론, 이러한 어큐뮬레이터는 오버플로우된다. 이러한 특허 출원에 있어서, 어큐뮬레이터 언더플로우 및 오버플로우는 모두 "오버플로우"라 칭해진다. 위상 지연 신호에 상응하는 정확한 지연량은 복수개의 버퍼 셀에 의해 제공되고, 각 버퍼 셀은 다음의 지연 셀 유닛의 팬인(fan-in) 커패시턴스를 구동하고 또한, 원리적인 지연 소자로서 동작하는 상호 연결 와이어 커패시턴스를 구동한다. 각 버퍼용 제어 핀은 버퍼 강도(strength) 구동 변조기 역할을 하고, 이는 부하 종속 지연(load dependent delay)이 변화할 수 있도록 허용한다. 제어 핀은 로컬 발진기의 단일 클록 사이클의 시작과 끝에 연결된 듀티 사이클을 갖는 차지(charge) 펌프에 의해 구동되어 전체 지연량이 1클록 사이클 내에서 유지되도록 한다. 전체 지연량은, 멀티플렉서의 바로 앞에 위치하는 적분기(카운터) 상에서 새로운 증가가 발생하는 각 시간에 위상 지연 유닛에 의해 로컬 발진기 주파수 신호를 시프팅시킴으로써 입력되는 디지털 위드로 동작하는 멀티플렉서에 인가된다. 이 카운터는 입력 디지털 워드가 고정된 경우에도 제1 적분기가 임계에 도달하는 각 시간을 계수한다.
입력되는 디지털 워드는 적분기 및 임계 회로로 구성된 정형(shaping) 회로를 먼저 통과한다. 정형 회로는 어큐뮬레이터 역할을 하는 카운터에 연결되어 있고, 연속적인 멀티플렉서 선택값을 한정한다. 이는 일련의 수정 발진기 주기의 정방 파형을 발생시키고 위상 지연 유닛을 가산 또는 감산(상승 계수 또는 하강 계수 또는 멀티플렉서의 입력에서의 반전의 위상 지연 명령)하는 수정 발진기 주기가 이어진다. 이러한 최종 주기는 입력된 디지털 워드값에 의존한다. 정형 회로 및 카운터는 멀티플렉서의 출력에 의해서 클록되어 선행의 워드가 처리될 때까지 차기 데이터 워드가 초기화되지 않거나, 또는 카운터를 통과하지 않게 된다.
따라서, 본 발명은 2개의 피드백 회로를 사용한다. 제1 피드백 회로는 전체 지연량이 1사이클 내에서 발생하도록 하고, 제1 회로와 동일한 발진기를 사용하는 제2 피드백 루프는 입력 정형 회로 및 카운터를 멀티플렉서 출력과 합성한다. 제2 피드백 회로는 전적으로 제1 피드백 회로와 결합된다.
제2 실시예는 실제의 지연 라인을 사용하지 않는다. 제2 실시예에서, 로컬 발진기의 기준 주파수는 제1 실시예의 복합 지연과 동일한 방식으로 기준 주파수를 세분하는 오프셋 위상으로, 배율되고 위상 반전 관계에 있는 2개의 시프터에 인가된다. 다시 말하면, 입력 디지털 워드는 어큐뮬레이터를 통하여 전송되고, 적분된 후의 그 오버플로우 신호는 주파수에 약간의 변화를 일으키는 로컬 발진기를 위한 적당한 위상 지연을 선택하기 위해 멀티플렉서를 어드레스한다. 이 과정은 순서대로 다른 디지털 워드로 빠르게 반복되고, 이로써 새로운 출력 주파수 또는 주파수들을 한정한다.
도 1을 참조하면, 본 발명의 주파수 합성 회로의 제1 실시예는 필요한 출력 주파수의 값을 지시하는 디지털 워드를 나타내는 전송된 신호를 수신하는 입력 라인(11)을 갖는다. 본 발명의 주파수 합성 회로는 일반적으로 시스템 또는 데이터 주파수에 상응하는 로컬 발진기(37)의 공칭 또는 기준 주파수를 중심으로 하는 매우 협소한 범위 내에서 필요한 주파수를 설정할 수 있다.
입력 라인(11)은 정형화 네트워크(15)의 일부인 적분기(13)에 이입된다. 적분기로부터 입력되는 신호는 입력 신호가 소정의 레벨을 넘을 때에 하이로 가는 임계 회로(14)에 인가된다.
도 2의 (A)는 데이터 워드의 적분된 비트를 나타낸다. 적분기 출력의 선형화된 자취인 라인(12)은 합성된 출력 주파수 파형으로부터 클록되는 디지털 워드 입력을 나타낸다. 도 1의 제1 적분기(13)는 디지털 입력 워드값에 의해 상술되는 기간 동안에 램프(12)를 만들어내며, 이는 멀티플렉서(33)로부터 나오는 라인(35)상의 출력 주파수로부터 나오는 라인(30)에서 취해진, 도 2의 (B)에 나타낸 오버플로우 주기를 포함하는 경사 계수를 부여한다. 임계 회로(14)는 도 2의 (A)의 라인(16)에 의해 지시되는 디지털 레벨을 설정한다. 임계 회로(14)는 새로운 위상 지연 신호를 선택하기 위해 타임 슬롯을 설정하는데 이용된다. 램프 신호(12)가 임계치(16)를 넘는다면, 도 2의 (C)에 도시된 출력 펄스(18)가 발생된다. 이 펄스는 새로운 위상 지연 유닛 시프트된 신호를 선택하기 위해 이러한 입력되는 펄스를 적분하는 카운터에 대해 단순한 인에이블이다. 계수 방식은 십진법(즉, 0,1,2,3,...)이 아닌, 예컨대 그레이 코드 카운터 또는 교변 2진 코드와 같은, 연속되는 계수마다 1비트만이 변하는 1비트 스위칭 방식이다. 이러한 계수 방법은 십진 카운터의 와류의 스위칭을 방지한다. 십진 2비트 카운터에서, 예컨대 2개의 플립플롭이 출력하기 때문에 1에서 2로의 스위칭이 동일한 커패시터와 함께 부하가 걸리지 않을 때에 문제가 발생할 수 있다. 이 값을 멀티플렉서에 보낸다면, 문제는 멀티플렉서 출력 상에 나타날 것이다. 1비트 스위칭 카운터는 이러한 현상을 발생시키지 않는다. 그러면, 연속된 2진의 등가값은 하기의 표에 따라서 3비트 카운터에 대하여 0, 1, 3, 2, 6, 7, 5, 4이다.
그레이 코드 2진 등가
(카운터) (멀티플렉서 지연 입력)
000 000
001 001
011 010
010 011
110 100
111 101
101 110
100 111
물론, 신호의 위상 지연량은 그레이 코드 카운터가 증가할 때에 올바르게 분류되기 위해 멀티플렉서에 대하여 올바른 순서로 연결되어야 한다. 달리 말하면, 새로운 선택된 신호는 선행의 것과 비교된 1개의 위상 지연 유닛에 의해 시프트되어야 한다. 예를 들어, S1은 멀티플렉서의 입력1에 연결되어야 하고, S2는 입력2에 연결되어야 하며, S3은 입력3이 아닌 입력4에 연결되어야 하고, S4는 멀티플렉서의 입력3에 연결되어야 한다. 카운터가 0일 때에 입력1(S1)이 선택된다. 만약, 펄스가 발생하면 1로 증가하고, 이로써 입력2(S2)가 선택된다(S2=S1 유닛 위상 지연). 새로운 펄스가 발생하면, 카운터는 3에 도달하고 입력4가 선택된다. 입력4는 S3등에 연결된다(S3=S2 + 유닛 위상 지연). 기능적인 관점에서, 카운터는 변수(카운터값)를 발생시키고, 각각의 새로운 신호가 선행의 신호에 관련되어 시프트된 위상 지연 유닛인 모든 위상 지연 신호를 올바른 순서로 선택할 수 있다.
멀티플렉서(33)에 의해 수신된 어드레스는 지연 라인으로부터 선택되도록 다음의 위상 지연 신호를 확인한다. 지연 신호가 선택될 때에 멀티플렉서(33)는 라인(35) 상에 주파수 신호를 출력하며, 도 2의 (B)에 도시되어 있다. 도 1에서, 이 출력 신호는 적분기(13)에 피드백 인가되어서 다음의 입력 워드에서 클록되고, 어큐뮬레이터(17)에 인가되어서 다음 어드레스를 멀티플렉서(33)에 인가시킨다.
로컬 발진기(37)는 정확히 공칭 주파수에서가 아닌 공칭 주파수에 매우 근사하게 설정된다. 발진기는 바람직하게도 고도의 정밀도 및 안정성의 제어 가능한 수정 발진기이다. 발진기는 로컬 발진기의 1클록 사이클에 걸쳐서 증가하는 지연 유닛 간격인 S1, S2, ..., SN의 복수개의 지연 탭을 갖는 지연 라인(41)에 신호를 전송시킨다. 모든 지연 탭은 멀티플렉서(33)에 이입되어서, 적합한 지연이 라인(31)을 따라 멀티플렉서에 인가되는 어드레스 신호에 의해 호출될 수 있다.
일 실시예에서, 지연 라인은 연속된 버퍼 회로를 포함하며, 각 회로는 하기에 설명되어 있는 등가의 부하 커패시터와 조합되어 있다. 지연량은 S-R 플립플롭 레지스터(45)로써 구동되는 차지 펌프(43)에 의해 설정 또는 동조된다. 이 레지스터는 최고 지연 유닛에서 나오는 신호에 의해 세트되고, 최하의 지연 유닛에서 나오는 신호에 의해 리셋된다. 차지 펌프는 S-R 레지스터에서 나오는 up/down 입력을 갖는다. 이러한 방식에서, 지연은 기준 클록 사이클로 동조된다.
도 2의 (E)는 지연이 0인 파형을 도시하며, 라인(39)을 따라서 취해진 로컬 발진기(37)에서 나오는 신호를 나타낸다. 도 2의 (F)는 1 지연 유닛인 Δt를 갖는 신호를 타나내며, Δt는 명료한 방식으로 상세한 지터량을 분석한다. 연속적인 지연량이 도 2의 (G)에 도시한 최대 지연량을 통하여 존재하고, N 지연 유닛과 도 2의 (B)의 지연이 0인 신호와 위상이 같은 신호를 나타낸다. 최종의 지연 셀의 출력과 로컬 발진기에서 나오는 신호는 2개 신호 사이의 위상 차이를 제공하는 위상 비교기로 보내진다. 2개의 신호가 동위상일 때에 차이는 도시한 바와 같이 0이다. 이것은 최종 출력 신호 SN이 기준 신호의 주기, 즉 로컬 발진기의 주기에 의해서 지연된 것을 의미한다. 지연 유닛 또는 지연 셀의 최소수는 분석될 최대 피크-피크 지터의 함수, 즉 Δt이다. 셀의 수는 하기의 수학식 1로 주어진다.
N (셀의 수) = (T_ref/Δt) + 1
T_ref는 로컬 발진기의 주기와 동일하다. 출력 파형 T_out의 주기의 반전은 도 1의 라인(35)상의 신호의 주파수이다. 출력 파형의 주기는 하기의 수학식 2로 주어진다.
T_out = T_ref * [m + (1+(1/N))] /(m+1),
단, m = (2K/V)-1 (모듈로 기간)이다.
V = 입력 디지털 워드의 십진 기준치, N = 지연 셀의 수, K = 어큐뮬레이터의 비트폭(입력 디지털 워드 비트폭보다 큼), 2K는 어큘뮬레이터 출력의 가능한 상태의 기준 10개의 수와 동일하다.
따라서, F_out은 하기의 수학식 3으로 주어진다.
F_out = F_ref * (2K*N) /[(2K*N)+V]
도 3을 참조하면, 지연 라인은 복수개의 로직 회로를 연속으로 포함하는 것이 나타나 있으며, 제1 로직 회로(51)로부터 출발하여 최종 로직 회로(53)에서 끝난다. 각 로직 회로(51)는 vref 단자(61), "ck"라고 이름 붙여진 클록 단자(63), "ckout"이라고 이름 붙여진 클록 출력 단자(65), 지연 출력 단자(67) 및 부하 출력 단자를 포함하는 5개의 단자를 갖는다. 각 로직 회로의 ckout 단자는 다음 로직 회로의 ck 단자에 연결되어서, 입력되는 발진기 펄스에 의해 클록되는 첫번째 회로를 제외한 각 로직 회로가 선행의 로직 회로에 의해 클록된다. 각 로직 회로의 vref 단자(61)는 하기에 설명하는 차지 펌프 회로에 의해 구동되는 일반 라인(70)에 연결된다. 출력 단자(67)는 멀티플렉서가 입력 디지털 워드에 따라서 필요한 지연량을 제공하는 출력 단자를 선택할 수 있는 방식으로 멀티플렉서(33)에 연결된다.
도 4는 도 3의 각 로직 회로를 자세하게 나타낸다. 단자(63)에 입력되는 클록 펄스는 한쌍의 트랜지스터(71, 72)로 형성되는 CMOS 제1 인버터쌍에 인가되고, vref 입력 단자(61)에 vref 구동 전압이 인가될 때에 트랜지스터(72)의 소스에 연결된 n채널 트랜지스터(73)에 순시 전도를 유발시킨다. 단자(63)에 입력되는 클록 펄스는 제1 인버터쌍에서 트랜지스터(71, 72)의 상태를 스위칭시키고 또한 제2 인버터쌍의 트랜지스터(74, 75)를 스위칭시키는 동안, vref 입력 단자(61)에 vref 구동 전압이 인가될 때에 출력 클록 펄스가 트랜지스터(74, 75)의 전극 사이의 라인(76) 상에 나타나게 허용한다.
단자(61)의 vref의 강도 또는 레벨은 회로의 좌측에 있는 트랜지스터(71, 72, 73)와 회로의 우측에 있는 트랜지스터(74, 75, 77)에 의해 형성된 2개의 병렬 브랜치에서 흐르는 전류량을 설정한다. 좌측상의 큰 전도량은 우측에 강한 구동을 제공하고, 트랜지스터(74, 75, 81, 82)의 부하 게이트 산화물 커패시터를 차지시키며 와이어 커패시터를 상호 연결하는 ckb 단자(69)에 짧은 전류 펄스를 제공하며, 또한 이에 반하여, 출력 단자(67)를 부하 커패시터로부터 분리시키는 트랜지스터(82, 81)의 인버터쌍에 출력 구동을 제공한다. 이러한 방식으로, 단자(61)에서의 vref의 레벨은 회로의 좌측상의 전도의 강도와 팬인 커패시턴스 및 와이어 커패시턴스에 저장되어 있는 전하량을 조정한다. 저장된 전하량은 회로의 우측의 시간을 스위칭하고, 이로써 출력 단자(67) 및 ckout 단자(65)상의 출력 펄스의 타이밍을 설정한다.
도 5의 차지 펌프는 도 1의 위상 검출기(45)로부터 단자(91, 92)에 UP 입력 및 DOWN 입력을 수신한다. 위상 선행을 위해서는 UP 입력이 있을것이고, 위상 지연을 위해서는 DOWN 입력이 있을 것이다. 이러한 입력은 출력 단자(93)의 vbias를 조정한다. vbias 출력은 도 4에 나타낸 로직 회로의 vref 제어핀(61)에 인가된다. n채널 트랜지스터(105, 106) 뿐만이 아닌 p채널 트랜지스터(102, 103)도 UP이 액티브되어 수 pF과 등가인 빌트인(built-in) 커패시턴스를 로딩할 때에 양의 전류를 제공하고, 또한, DOWN이 액티브되어 상기와 같은 커패시턴스를 로딩하지 않을 때에는 음의 전류를 제공한다. 일반적인 빌트인 커패시턴스는 MOS 장치의 게이트 산화물상의 광역의 폴리실리콘으로부터 발생한다. 이러한 차지 펌프 및 커패시턴스는 필터링 장치, 즉, 지연량 조정기 제어 루프의 루프 필터로서 역할을 한다. 본 발명의 실시예가 매우 향상된, 즉, 매우 낮은 지터 조건을 얻기 위해 아날로그 부분을 필요로 할 때에 위상 검출기, 차지 펌프, 커패시턴스 및 지연 라인 자체는 본 발명의 PLL을 구성한다. 본 발명의 제2 실시예는 이러한 지연량 조정기를 포함하지 않는다. 출력 전압의 양의 변화는 음의 출력 전압이 지연량을 감소시킬 동안에 도 4에 나타낸 각 지연 회로에서의 지연량을 감소시킬 것이다.
일반적으로, 전체 지연량은 도 1의 비교기(45)에 의해 조정되어서 모든 지연이 정확히 1클록 사이클 내에서 발생한다. 이러한 방식으로, 클록은 단일 클록 사이클 내의 임의의 값으로 조정된 자체 위상을 가질 수 있다. 어큐뮬레이터(17)가 증가하는 매 시간, 새로운 선택된 위상 신호가 선택된다. 이러한 새로운 선택된 신호는 선행의 선택된 신호와 비교한 1유닛 지연 위상으로 지연된다. 데이터 워드를 변화시킴으로써, 출력 주파수는 선택적으로 변화될 수 있다. 예컨대, 프리셋 양에 의해 입력 데이터 워드를 증가시킴으로써 출력 주파수의 위상은 증가 또는 감소하는 양에 의해 지속적으로 시프트될 수 있다. 이는 로컬 발진기의 위상 시프트를 바탕으로 한 출력 주파수를 일으킨다.
도 1의 회로는 독립 회로로서 설명되었다. 그러나, 일부 통신 적용에 있어서 입력 클록 신호는 다른 소스로부터 얻을 수 있고, 도 1의 회로는 위상 동기 루프 회로의 일부로서 사용될 수 있다. 이러한 구성은 도 6에 나타나 있다. 도 6이 디지털 데이터 통신 시스템의 수신기측을 나타낸다고 가정한다. 또한, 전송기측은 공칭 주파수에서 시스템 전송기 클록 자체의 위상을 포함하는 기저 대역 신호를 전송하는 것으로 가정하며, 클록 신호의 위상은 공칭 주파수에서 수신기 내의 로컬 발진기를 위한 기준으로서 이용된다. 위상 신호는 위상 발생기(모듈로 카운터)의 수단에 의해 전송기측에 발생된다. 상기 카운터는 비트스트림 시간 클록 및 상기 값인 디지털 동조 워드에서 주기적으로 전송되고, 위상의 디지털 값을 나타낸다. 수신기측에서, 이러한 디지털 값은 채널 장애에 대처하기 위해 복원되고 필터링 되어야 한다. 복원되고, 비교되며, 필터링 된 신호는 주파수 합성기를 구동할 것이다.
디지털 데이터 전송 시스템의 클록 복원 시스템은 입력 디지털 워드를 동조 지시기로서 이용하는 공칭 또는 기준 신호를 포함하는 주파수 범위를 제공할 수 있어야 한다. 이는 수신기가 조합된 전송기와 동기하여 동작하도록 허용하며, 이는 또한 공칭의 기준 주파수와 근사한, 협소한 주파수 범위 내에서 동작하는 조건으로 지정된다.
도 6을 참조하면, 디지털 동조 워드를 포함하는 입력 신호는 라인(81)을 따라서 위상 동기 루프에 인가된다. 주파수가 직접 수신기측에 수신된 경우에, 입력 신호는 위상, 즉 디지털 워드를 얻기 위해 먼저 적분되어야 한다. 위상이 예컨대 MPEG2 비트스트림에서와 같이 이미 전송되었다면, 도 6의 블록(83)은 필요치 않다. 블록(83)의 출력은 복원된 클록의 위상과 비교된다. 상기 제2 위상을 발생시키기 위해, 블록(89)에서 나오는 주파수 신호가 블록(95)에 인가되어야 한다. 이러한 2개 위상 사이의 차이는 수신된 입력 신호가 전송 경로 장애로 인하여 잡음이 생기기 때문에 필터링 되어야 한다. 수신된 입력 주파수 신호는 잡음, 즉 지터를 합한 평균 주파수 신호로 구성된다. 블록(87)은 지터를 필터링 하고, 평균 전송기 주파수를 복원할 필요가 없으며, PLL이 폐쇄될 때에 상기 평균 주파수를 나타내는 디지털 워드를 제공한다.
위상 비교기(85)는 가짜 신호를 제거하여 도 1에 도시한 형태의 수치적으로 제어되는 발진기인 발진기(89)에 전송하도록 복원된 입력 데이터를 필터(87)에 전송하고, 발진기는 디지털 입력 워드에 의해 동조된다. 로컬 발진기에서 나오는 복원된 입력 주파수의 신호는 라인(91)을 따라서 기준으로서 인가된다. 수치적으로 제어되는 발진기(89)는 복원된 클록 신호를 라인(93)을 따라서 제공하기 위해 유용한 위상 지연으로부터 선택한다. 이러한 출력 주파수는 위상을 발생하기 위해 피드백 루프(97)의 제2 적분기(95)에 의해 적분되고, 위상 폐쇄를 제공하는 위상 비교기(85)로 피드백 전송된다. 발진기(89)의 유용한 위상 지연은 도 1의 지연 라인(41), 또는 하기의 가상 지연 라인에서 유용한 지연과 유사하다. 필요한 위상 지연의 선택은 입력 디지털 워드에 의해 발진기(89)의 동조를 허용한다. 디지털 워드의 값이 변할 때에 라인(93)상의 출력 주파수는 라인(91)상의 기준 주파수와 관련하여 변할 수 있다.
도 1의 지연 라인은 부하 커패시턴스로부터 실시간 지연을 제공한다. 하기와 같이 시프트 레지스터를 이용함으로써 지연을 실험할 수 있다. 시프트 레지스터는 기준 클록에 따른 위상 지연 유닛으로 지연 라인을 제공하고, 지연 라인의 효과가 실제의 지연 라인과 동일하기 때문에, 가상 지연 라인 및 실제 지연 라인은 둘 다 첨부한 특허 청구에서 지연 라인으로 칭할 것이다.
도 7에서, 본 발명의 주파수 합성 회로의 제2 실시예는 도 1의 제1 적분기(113) 및 임계 회로(14)와 유사한 방식으로 임계 레벨 회로(114)에 이입되는 출력을 갖는 적분기(113)에 보내지는 라인(111)상의 디지털 입력 워드를 수신하도록 동작한다. 입력 데이터 워드는 상기의 회로에서 복원되고 도 1의 어큐뮬레이터(17)와 유사한 모듈로 카운터인 어큐뮬레이터(117)에 인가된다. 어큐뮬레이터(117)에서 나오는 카운터 오버플로우 신호인 출력 신호는 위상 시프트 S1-S(2*N)중 하나를 선택하도록 동작하는 선택 신호로서 라인(131)을 따라서 멀티플렉서 스위치(133)에 인가된다. 위상 시프트 입력은 공칭의 시스템 클록 주파수에서 동작하는 로컬 발진기(137)를 기준으로 하여 발생된다. 발진기(137)는 매우 안정된 발진기이고, 일반적으로 제어 가능한 수정 발진기이다. 기준 클록 신호는 라인(139)을 따라서 취해지고, 숫자 Z로 시스템 주파수를 배율하는 주파수 배율기(141)에 인가된다. 고주파 클록 신호는 클록 신호로서 라인(143)을 따라서 제1 시프터(151)에 인가되고 인버터를 통하여 제2 시프터(153)에 인가된다.
동일한 시간에, 주파수 배율기(141)는 출력을 분배기 회로(147)에 인가시키고, 이는 배율된 주파수를 N으로써 분할하며, N-1은 이중 시프터에 대한 시프트의 수이고 2N은 이중 시프터에서 나오는 지연 유닛의 수를 나타낸다. 분할된 출력 신호는 라인(149)을 따라서 취해지고, 동시에 양 시프터(151, 153)에 인가된다. 이중 시프터는 인버터(145) 때문에 클록 위상 대응 관계로 클록되고, 시프트된 신호는 동일한 지연 유닛으로 하나의 완전한 클록 사이클에 걸쳐서 위상 지연의 개별적인 유닛으로서 멀티플렉서(133)에 인가된다. 라인(155)을 따라서 취해진 출력 주파수는 제2 적분기(117) 및 제1 적분기(113)를 클록하는데 이용된다.
도 8은 이중의 시프트 레지스터를 상세히 나타낸다. 제1 및 제2 시프트 레지스터(151, 153)는 제2 시프터(153)가 인버터(145)에 의해 반전된 고주파 클록을 가짐으로써 1개의 시프트 레지스터가 고주파 클록의 상승 에지에서 클록되고 다른 시프터는 하강 에지에서 클록되는 것을 제외하고, 양쪽 다 라인(149)을 따라서 동일한 입력 신호를 수신하고 라인(143)을 따라서 동일한 고주파 클록 신호를 수신한다. 오직 단일의 분배기만이 필요한 위상을 발생시킨 것으로 보일 것이다. 각 시프트 레지스터는 연속된 D 플립플롭으로 구성된다. 각 플립플롭의 출력은 다음에 연속된 플립플롭에 인가되는 동시에, 지연 유닛을 형성한다. 도 8의 우측의 시프트 레지스터의 출력은 최대의 지연 유닛을 나타내는 지연 신호 S((2*N)-1) 및 S(2*N)이다. 신호는 도 7의 멀티플렉서(133)로 인가됨으로써 S1에서 S(2*N)으로 확장하는 지연 유닛을 나타낸다.
제2 실시예에는 모든 기준 클록의 위상이 고주파 클록과 동기되어 있으므로 지연 신호가 시스템 클록과 동조되도록 유지하기 위한 차지 펌프 또는 위상 비교기가 없다. Δt는 현재 고주파 클록의 절반이다. 이는 분석될 수 있는 최소한의 지터이다.
도 9의 (A)는 주파수 배율기(141)에서 나오는 라인(143)에 따른 도 7의 고주파 클록 신호를 나타낸다. 상기 신호는 이중 시프터(151, 153)를 클록한다. 도 9의 (B)는 8로 분할되는 카운터/분배기(147)에서 고주파 신호가 분할된 결과를 나타낸다.
도 9의 (C)는 파형이 제1 플립플롭 1개에 대한 시프터 입력을 나타내는 8로 분할한 결과를 나타낸다. 도 9의 (D) 및 도 9의 (E)는 제1 시프터에 대하여 이후에 발생하는 신호를 나타낸다. 도 9의 (D)는 고주파 클록 사이클 이후의 클록된 S1 입력 이후의 차기 입력을 나타낸다. S3이 홀수의 지연 유닛이고, 짝수 유닛은 제2 시프터에 있는 것을 유의한다. 도 9의 (D)는 제1 시프터에 대하여 최종 지연 유닛에 대한 파형을 나타낸다. 도 9의 (E)는 제2 시프터에 대하여 제1 지연 유닛에 대한 파형을 나타낸다. 짝수의 지연 유닛은 제2 시프터와 조합된다.
도 10의 (A), 도 10의 (B) 및 도 10의 (C)는 도 9의 (A), 도 9의 (B) 및 도 9의 (C)에 나타낸 상기의 입력 파형에 대응하는 제1 및 제2 시프터에서 나오는 출력 파형을 나타낸다. 도 10의 (D)는 어큐뮬레이터 회로에 대한 파형 엔빌로프를 나타낸다. 파형 엔빌로프의 신호는 도 10의 (E)에 나타낸 출력과 함께 멀티플렉서에 전송된다. 멀티플렉서 파형은 어큐뮬레이터로부터 오버플로우 신호로서 수신한 위상 신호에 의해 상술된 유용한 지연에서 얻어진다. 점선은 지연 신호로부터의 출력 파형의 구성을 나타낸다. 도 10의 (D)의 파형 엔빌로프의 수는 상술된 지연을 엔코딩하는 어큐뮬레이터에서 나오는 임계치 초과량을 타나낸다. 예를 들어, S2가 0에서부터 계수하여 세번째 지연량이므로 숫자 3은 S2가 사용되는 것을 의미한다. 상기 신호는 도 10의 (D)의 차기 엔빌로프에서 차기 오버플로우 신호, 즉 2에 의해 변화될 때까지 지속될 것이다.
따라서, 도 10의 (E)의 출력 파형은 본 발명에 따른 합성된 파형을 나타낸다.

Claims (11)

  1. 출력 주파수가 입력 디지털 워드에 의해 결정되는 주파수 합성 회로에 있어서,
    소정의 출력 주파수를 결정하는 입력 디지털 워드를 수신하는 입력 라인과;
    연속된 디지털 워드를 어큐뮬레이트 하기 위해 상기 입력 라인에 연결되어 출력 상에 연속된 위상 선택값을 제공하는 모듈로 어큐뮬레이터와;
    기준 주파수를 갖는 발진기 신호를 생성하는 로컬 발진기와;
    발진기 신호를 수신하도록 로컬 발진기에 연결되어 상이한 지연을 갖는 복수개의 발진기의 신호 버전을 생성하는 지연 라인을 포함하며, 상기 상이한 지연들은 상기 기준 주파수에서 수신되는 발진기 신호의 복수개의 증분된 위상 시프트에 대응하고, 상기 복수개의 증분된 위상 시프트는 상기 기준 주파수에서 상기 발진기 신호의 1사이클에 걸쳐 있으며;
    복수개의 위상 시프트된 발진기의 신호 버전을 수신하도록 상기 지연 라인에 연결되고, 연속된 위상 선택값을 수신하도록 상기 어큐뮬레이터의 출력에 연결된 제어 입력을 가지며, 상기 복수개의 위상 시프트된 발진기의 신호 버전 중 하나를 상기 연속된 위상 선택값에 따라서 회로의 출력으로서 반복적으로 선택하여 반복해서 위상 시프트된 선택이 합성된 출력 주파수를 형성하도록 하는 멀티플렉서를 포함하는 것을 특징으로 하는 주파수 합성 회로.
  2. 제1항에 있어서, 상기 어큐뮬레이터는 입력 라인과 어큐뮬레이터 사이에 연결된 입력 워드 정형 회로를 통하여 입력 라인에 간접적으로 연결되고, 상기 입력 워드 정형 회로는 임계 레벨 검출 회로와 직렬로 연결된 적분기를 포함하며 수신된 입력 디지털 워드를 상기 입력 디지털 워드에 의해 한정되는 주기를 갖는 연속된 펄스로 변환시키고, 상기 어큐뮬레이터는 각 연속된 펄스에 의해 증분되는 디지털 카운터를 포함하는 것인 주파수 합성 회로.
  3. 제2항에 있어서, 상기 디지털 카운터는 그레이 코드 카운터인 것인 주파수 합성 회로.
  4. 제2항에 있어서, 상기 적분기 및 어큐뮬레이터는 멀티플렉서의 출력에 의해 클록되는 것인 주파수 합성 회로.
  5. 제1항에 있어서, 상기 지연 라인은 일련의 버퍼 회로의 각 버퍼를 증가하는 증분 지연으로 로드하는 차지 펌프에 직렬 연결된 복수개의 버퍼 회로를 포함하고, 위상 지연을 로컬 발진기의 출력 주파수에 제공하는 것인 주파수 합성 회로.
  6. 제1항에 있어서, 위상 동기 루프는 설정된 클록 주파수의 1사이클에 걸치도록 증분 지연을 조정하는 방식으로 상기 지연 라인에 연결되는 것인 주파수 합성 회로.
  7. 제1항에 있어서, 상기 지연 라인은 연속해서 연결되어 용량적으로 로드된 복수개의 회로와 필터와 결합된 차지 펌프를 포함하고, 각 연속된 회로는 차지 펌프에 의해 조정됨에 따라서 개별적인 지연 유닛에서의 증가하는 지연량을 갖는 것인 주파수 합성 회로.
  8. 제1항에 있어서, 상기 지연 라인은 최소한 1개의 시프터를 포함하고, 상기 시프터는 로컬 발진기의 클록 사이클을 상기 멀티플렉서에 전송된 지연 유닛으로 분할하는 복수개의 출력을 갖는 것인 주파수 합성 회로.
  9. 제8항에 있어서, 위상 동기 루프는 설정된 클록 주파수의 1사이클에 걸치도록 증분 지연을 조정하는 방식으로 상기 지연 라인에 연결되는 것인 주파수 합성 회로.
  10. 제9항에 있어서, 상기 제1 시프터 및 제2 시프터는 각각 로컬 발진기로부터의 신호에 의해 정수배의 주파수로 클록되는 복수개의 D 플립플롭을 포함하는 것인 주파수 합성 회로.
  11. 제9항에 있어서, 상기 지연 라인은 연속해서 연결되어 용량적으로 로드된 복수개의 회로와 차지 펌프를 포함하고, 각 연속 로드된 회로는 차지 펌프에 의해 조정됨에 따라서 개별적인 지연 유닛에서 증가하는 용량성 지연량을 갖는 것인 주파수 합성 회로.
KR1019997008592A 1998-01-21 1999-01-14 디지털 워드에 의해 동조되는 주파수 합성 회로 KR20010005533A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/010,434 US5977805A (en) 1998-01-21 1998-01-21 Frequency synthesis circuit tuned by digital words
US9/010,434 1998-01-21
PCT/US1999/000873 WO1999038252A1 (en) 1998-01-21 1999-01-14 Frequency synthesis circuit tuned by digital words

Publications (1)

Publication Number Publication Date
KR20010005533A true KR20010005533A (ko) 2001-01-15

Family

ID=21745751

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997008592A KR20010005533A (ko) 1998-01-21 1999-01-14 디지털 워드에 의해 동조되는 주파수 합성 회로

Country Status (12)

Country Link
US (1) US5977805A (ko)
EP (1) EP0988691B1 (ko)
JP (1) JP2001515695A (ko)
KR (1) KR20010005533A (ko)
CN (1) CN1127200C (ko)
CA (1) CA2284842A1 (ko)
DE (1) DE69926320T2 (ko)
HK (1) HK1025685A1 (ko)
MY (1) MY114617A (ko)
NO (1) NO994201L (ko)
TW (1) TW510084B (ko)
WO (1) WO1999038252A1 (ko)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400735B1 (en) * 1998-06-22 2002-06-04 Xilinx, Inc. Glitchless delay line using gray code multiplexer
US6483886B1 (en) * 1999-01-08 2002-11-19 Altera Corporation Phase-locked loop circuitry for programmable logic devices
US7302429B1 (en) * 1999-04-11 2007-11-27 William Paul Wanker Customizable electronic commerce comparison system and method
US8126779B2 (en) * 1999-04-11 2012-02-28 William Paul Wanker Machine implemented methods of ranking merchants
US6356132B1 (en) * 2000-01-31 2002-03-12 Agere Systems Guardian Corp. Programmable delay cell
US6822488B1 (en) * 2000-07-31 2004-11-23 Skyworks Solutions, Inc. Frequency synthesizer
US6510191B2 (en) * 2001-02-09 2003-01-21 Motorola, Inc. Direct digital synthesizer based on delay line with sorted taps
WO2003005588A1 (en) * 2001-07-06 2003-01-16 Telefonaktiebolaget L.M. Ericsson Fractional frequency divider
US6621314B2 (en) * 2001-09-25 2003-09-16 Intel Corporation Delay locked loop
US6891420B2 (en) * 2001-12-21 2005-05-10 Motorola, Inc. Method and apparatus for digital frequency synthesis
US7202870B2 (en) * 2002-04-01 2007-04-10 Mstar Semiconductor, Inc. Display controller provided with dynamic output clock
CN1705890A (zh) * 2002-05-17 2005-12-07 绿光电力技术公司 用于指示燃料电池和燃料电池部件中的一种故障状态的方法和装置
US7302237B2 (en) * 2002-07-23 2007-11-27 Mercury Computer Systems, Inc. Wideband signal generators, measurement devices, methods of signal generation, and methods of signal analysis
US20050013396A1 (en) * 2003-07-15 2005-01-20 Adtran, Inc. Digital clock recovery circuit employing fixed clock oscillator driving fractional delay line
EP1728139A2 (en) * 2004-03-04 2006-12-06 Koninklijke Philips Electronics N.V. Programmable clock generation
US7620133B2 (en) * 2004-11-08 2009-11-17 Motorola, Inc. Method and apparatus for a digital-to-phase converter
CA2586046A1 (en) * 2004-11-29 2006-06-01 Hydrogenics Corporation Systems and methods for detecting and indicating fault conditions in electrochemical cells
CN100392976C (zh) * 2005-01-11 2008-06-04 中国科学院半导体研究所 用于直接数字频率合成的高阶∑△噪声整形内插器
US7102403B2 (en) * 2005-02-03 2006-09-05 Mediatek Incorporation Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof
US7190201B2 (en) * 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
US7164297B2 (en) * 2005-03-31 2007-01-16 Freescale Semiconductor, Inc. Multiple reference clock synthesizer
KR100666492B1 (ko) * 2005-08-11 2007-01-09 삼성전자주식회사 타이밍 생성기 및 그 동작 방법
WO2007109744A2 (en) * 2006-03-21 2007-09-27 Multigig Inc. Dual pll loop for phase noise filtering
US7433262B2 (en) * 2006-08-22 2008-10-07 Atmel Corporation Circuits to delay a signal from DDR-SDRAM memory device including an automatic phase error correction
US7539078B2 (en) * 2006-08-22 2009-05-26 Atmel Corporation Circuits to delay a signal from a memory device
US7642831B2 (en) * 2007-07-23 2010-01-05 Altera Corporation Phase shift circuit with lower intrinsic delay
US8046621B2 (en) * 2007-09-24 2011-10-25 Broadcom Corporation Method and system for generation of signals up to extremely high frequencies using a delay block
US8059706B2 (en) * 2007-09-24 2011-11-15 Broadcom Corporation Method and system for transmission and/or reception of signals utilizing a delay circuit and DDFS
US8160506B2 (en) * 2007-09-24 2012-04-17 Broadcom Corporation Method and system for transmission and/or reception of signals up to extremely high frequencies utilizing a delay circuit
CN100520672C (zh) * 2007-09-28 2009-07-29 电子科技大学 Dds信号发生器幅频特性补偿方法及相应的dds信号发生器
US20090138329A1 (en) * 2007-11-26 2009-05-28 William Paul Wanker Application of query weights input to an electronic commerce information system to target advertising
EP2141797A1 (en) * 2008-07-02 2010-01-06 Nxp B.V. Circuit with a time to digital converter and phase measuring method
US8044742B2 (en) 2009-03-11 2011-10-25 Qualcomm Incorporated Wideband phase modulator
US8588720B2 (en) 2009-12-15 2013-11-19 Qualcomm Incorproated Signal decimation techniques
EP2391000B1 (en) * 2010-05-26 2020-07-08 Integrated Device Technology, Inc. Digital Signal Generator
US20120139592A1 (en) * 2010-12-07 2012-06-07 Qualcomm Incorporated Method and Apparatus for Frequency Synthesizing
RU2470458C1 (ru) * 2011-10-28 2012-12-20 Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" Устройство формирования интервалов
CN103368567B (zh) * 2012-04-06 2016-03-30 联咏科技股份有限公司 频率合成器
US9000858B2 (en) 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
US8817184B1 (en) * 2013-07-12 2014-08-26 Samsung Display Co., Ltd. Point to multi-point clock-forwarded signaling for large displays
EP3075078A4 (en) * 2013-11-28 2017-08-02 Nokia Technologies Oy Method and apparatus for generating oscillator signals
CN105337592B (zh) * 2015-08-28 2018-05-01 北京航天自动控制研究所 一种定周期脉冲周期稳定性监测方法
US10250264B2 (en) * 2016-06-21 2019-04-02 Marvell World Trade Ltd. Multiplying delay-locked loop using sampling time-to-digital converter
JP6494888B2 (ja) * 2016-12-19 2019-04-03 三菱電機株式会社 Ｐｌｌ回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4241308A (en) * 1978-12-29 1980-12-23 Alfred Cellier Digital numerically controlled oscillator
US4677468A (en) * 1984-08-13 1987-06-30 Nec Home Electronics Ltd. Stereoscopic television image-pickup device display device
EP0203208B1 (de) * 1985-05-23 1988-11-23 Deutsche ITT Industries GmbH Frequenzsyntheseschaltung zur Erzeugung eines analogen Signals mit digital in Stufen einstellbarer Frequenz
US4825109A (en) * 1986-06-13 1989-04-25 American Home Products Corporation Digital delay circuit
US4777385A (en) * 1987-02-09 1988-10-11 Rca Licensing Corporation Signal transient improvement circuit
JP2627758B2 (ja) * 1987-12-28 1997-07-09 株式会社アドバンテスト 信号発生装置
JPH0292021A (ja) * 1988-09-29 1990-03-30 Mitsubishi Rayon Co Ltd ディジタルｐｌｌ回路
US5097489A (en) * 1989-05-19 1992-03-17 Tucci Patrick A Method for incorporating window strobe in a data synchronizer
US4933890A (en) * 1989-06-13 1990-06-12 The Charles Stark Draper Laboratory, Inc. Digital frequency synthesizer
GB8924203D0 (en) * 1989-10-27 1989-12-13 Ncr Co Delay measuring circuit
FR2709624B1 (fr) * 1993-08-31 1995-11-17 Sgs Thomson Microelectronics Synthétiseur de fréquence.
US5561692A (en) * 1993-12-09 1996-10-01 Northern Telecom Limited Clock phase shifting method and apparatus
DE69423946T2 (de) * 1993-12-15 2001-07-19 Lucent Technologies Inc., Murray Hill Frequenzsynthetisierer
US5493243A (en) * 1994-01-04 1996-02-20 Level One Communications, Inc. Digitally controlled first order jitter attentuator using a digital frequency synthesizer
US5553100A (en) * 1994-04-01 1996-09-03 National Semiconductor Corporation Fully digital data separator and frequency multiplier
US5537069A (en) * 1995-03-30 1996-07-16 Intel Corporation Apparatus and method for selecting a tap range in a digital delay line

Also Published As

Publication number Publication date
EP0988691A4 (en) 2003-05-07
NO994201D0 (no) 1999-08-30
CN1256023A (zh) 2000-06-07
CA2284842A1 (en) 1999-07-29
MY114617A (en) 2002-11-30
TW510084B (en) 2002-11-11
DE69926320T2 (de) 2006-04-20
EP0988691A1 (en) 2000-03-29
JP2001515695A (ja) 2001-09-18
EP0988691B1 (en) 2005-07-27
NO994201L (no) 1999-11-22
WO1999038252A1 (en) 1999-07-29
US5977805A (en) 1999-11-02
DE69926320D1 (de) 2005-09-01
CN1127200C (zh) 2003-11-05
HK1025685A1 (en) 2000-11-17

Similar Documents

Publication Publication Date Title
KR20010005533A (ko) 디지털 워드에 의해 동조되는 주파수 합성 회로
US7103855B2 (en) Clock control circuit and method
US6441655B1 (en) Frequency division/multiplication with jitter minimization
CN112042125B (zh) 用于锁相环路中精细控制相位/频率偏移的方法和电路
CN1052353C (zh) 带有残余误差校正的分数n频率合成器及其频率合成方法
US6937685B2 (en) Apparatus and method for counting high-speed early/late pulses from a high speed phase detector using a pulse accumulator
US7605665B2 (en) Fractional-N phase locked loop
US7372340B2 (en) Precision frequency and phase synthesis with fewer voltage-controlled oscillator stages
US20010030565A1 (en) Multiphase clock generator and selector circuit
US20090128198A1 (en) Digital frequency synthesizer
KR100244549B1 (ko) 주파수 신시사이저
JP4127208B2 (ja) 周波数シンセサイザ
US6914935B2 (en) Fractional N synthesizer with reduced fractionalization spurs
US6967512B2 (en) Multiphase-clock processing circuit and clock multiplying circuit
FI100285B (fi) Taajuudenmuodostuspiiri
EP1030451B1 (en) Phase-locked loop
US11949423B2 (en) Clock and data recovery device with pulse filter and operation method thereof
JP2007306580A (ja) 周波数シンセサイザ
KR100670462B1 (ko) 분산 시간 발진기

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application