CN1256023A - 用数字字调整的频率合成电路 - Google Patents

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Abstract

一种直接数字频率合成器以对多路转换器(33;133)寻址的模累加器(17;117)为特征。多路转换器接收一系列由数字电路(41－45;141－153)产生的延迟信号。延迟信号产生参考振荡器(37;137)的相位。延迟单位的数目足以分辨所期望的起伏。累加器是数字计数器,每次计数它只递增单个数字,诸如Gray码计数器。在一个实施例中,由电荷泵浦(43;图5)产生延迟信号,该电荷泵浦馈给各个逻辑电路(41;图3－4),而这些逻辑电路驱动环路中的集成电容器。至电荷泵浦的反馈将使总延迟划分参考时钟的单个时钟周期。在第二实施例中,由输出处于相位颠倒关系(145)的单个寄存器或数个寄存器(151;153)来划分单个时钟周期。使用时钟乘法器(141)和除法器(147)来确保每个时钟周期与延迟单位的总数同步。多路转换器(33;133)的输出(33;155)是参考振荡器信号,它由相位延迟调整,形成合成的输出频率。

Description

用数字字调整的频率合成电路
技术领域
本发明涉及频率合成器，具体而言，本发明涉及直接数字频率合成器。
背景技术
在H.T.Nicholas等人撰写的题目为“采用1.25μmCMOS的具有-90dBc寄生性能的150MHz直接数字频率合成器”的论文(刊登于《IEEE固态电路月刊》，1991年12月，第26卷，第12期)中，作者们说明，许多直接数字频率合成器利用K位字累加器的模2K溢出性质以产生产生的输出波的相位辐角。累加器的连续的字可以变换为产生的输出波的连续的相位值。
在第5,656,958号美国专利中，P.Albert等人在用于数字通信的频率合成装置中使用了上述累加器技术的一种变更，在该场合要以很高的精确度产生载波频率。该专利揭示了一种电路，该电路使用了锁相环来对输入数据信号进行操作。累加器电路接收来自源的数字字。可变除法器电路对累加器输出信号进行处理，以根据数字字的内容调节本地时钟的相位。本地时钟相位的连续改变造成输出频率的改变。
由P.Albert等人揭示的电路对于这样的情形是有用的，在该情形中，数字信道包含子信道或时隙，其中时钟的相位信息用数字字编码。例如，在MPEG(动态图象专家组)数据传输中，有称为***时钟基准(SCR)的子信道，MPEG编码器至少每隔0.7秒就发送该子信道一次。必须接收、译码SCR信号，并且把它送至音频和视频译码器，以更新内部时钟。可以用子信道来对频率合成器中使用的数字编码。
锁相环是公知的用于锁定时钟信号的相位的电路。锁相环能够消除起伏(即在传输信道中出现的数字信号的有效沿的短时间变化)。在授予A.Lovelace等人的第4,241,308号美国专利中揭示了这些时钟恢复电路。
本发明的一个目的是使用数字技术以高稳定性和低起伏来合成靠近参考频率的频率。本发明的另一个目的是提供锁相环的末级，即数控振荡器。
发明概述
已经在一种频率合成电路中达到了上述目的。一个实施例描述了可调整延迟线和模累加器相结合的特征。调整是相对于由本地振荡器产生的稳定的参考频率，在单个时钟周期内作出的。数字字规定输出频率值。把输入数字字馈给累加器，其值周期地达到阈值。此周期取决于输入数字字值。当然，此累加器溢出。在本专利申请中，累加器下溢和上溢都称为“溢出”。相应于相位延迟信号的精确的延迟量由多个缓冲器单元提供，每隔缓冲器单元驱动下一个延迟单元的扇入电容并且也驱动连线电容(它起着主要延迟元件的作用)。每个缓冲器的控制脚用作缓冲器强度驱动调制器，允许改变与负载有关的延迟。控制脚由电荷泵浦(它具有与单个时钟周期的开始和结束相连系的占空度)驱动，以确保总延迟量保持在一个时钟周期内。把总延迟量馈给多路转换器，它对输入数字字进行操作，其做法是每当在紧靠于多路转换器之前的积分器(计数器)中出现新的增量时，使本地振荡器频率信号移动一个相位延迟单位。即使输入数字字是固定的，每当第一积分器达到阈值时，此计数器就进行计数。
输入数字字首先通过成形电路，该成形电路包括积分器和阈值电路。成形电路连至用作累加器的计数器，该计数器确定后继的多路转换器选择值。这样将产生一系列晶体振荡器周期方波再跟有一个晶体振荡器周期加或减(在多路转换器输入端处递增计数或递减计数或颠倒相位延迟次序)相位延迟单位。最末一个周期取决于输入数字字值。成形电路和计数器由多路转换器的输出同步，从而在处理了前一个字之后才使下一个数据字开始或通过计数器。
于是，本发明采用两个反馈电路。第一反馈电路确保总延迟量在一个周期内产生，而采用与第一电路相同的振荡器的第二反馈电路使输入成形电路和计数器与多路转换器输出同步。第二反馈电路把第一反馈电路整个地包括在内。
第二实施例不采用真实的延迟线。在第二实施例中，把本地振荡器的参考频率倍频，并且以相位颠倒的关系馈给两个移位寄存器，而偏移相位用与第一实施例的多个延迟相同的方式细分参考频率。再次送输入数字字通过累加器，它的溢出信号在积分后对多路转换器寻址，用于为本地振荡器选择合适的相位延迟，产生频率的微小改变。此过程依次用其他的数字字迅速重复，由此确定一个或一些新的频率。
附图概述
图1是本发明的频率合成电路的第一实施例的方框图。
图2A是作为图1的频率合成电路中的输入积分器的输出的线性化值对于时间的定时图，其上叠加有阈值。
图2B是来自图1的电路的输出波形的定时图，描绘出合成频率信号。
图2C是图1的电路中的经恢复的数据字的定时图。
图2D是图1的电路中的经恢复的数据字的数据包络的定时图。
图2E-2G是延迟线输出信号的定时图。
图3是在图1的电路中使用的延迟线的方框图。
图4是在图2的延迟线中使用的缓冲器电路的电路图。
图5是在图1的电路中使用的电荷泵浦的电路图。
图6是采用图1的频率合成电路作为数控振荡器的锁相环的电路图。
图7是本发明的频率合成电路的第二实施例的电路图。
图8是在图7的电路中使用的双移位器的电路图。
图8A是在图7的电路中使用的高频时钟波形的定时图。
图8B是在图7的电路中使用的除法器的定时图。
图8C-8F是至图7的电路中的双移位器的移位器输入的定时图。
图9A-9C是来自图7的电路中的移位器的移位器输出的定时图。
图9D是在图7的电路中恢复的数据包络的定时图。
图9E是来自图7的电路的输出波形的定时图，描绘合成的频率信号。
实现本发明的最佳方式
参见图1，本发明的频率合成电路的第一实施例具有输入线11，它接收代表指出所需的输出频率值的数字字的经发送的信号。本发明的频率合成电路能够在很窄的范围中建立所需的频率，该范围以本地振荡器37的标称或参考频率(它通常相应于***或数据频率)为中心。
由输入线11馈给作为成形网络15的一部分的积分器13。把来自积分器的输入信号馈给阈值电路14，当输入信号超过预订值时，阈值电路14为高电平。
图2A示出数据字的积分位。直线12(它是积分器输出的直线化图形)代表数字字输入，根据输出合成频率波形使数字字同步。图1中的第一积分器在由数字输入字值规定的持续时间内产生斜坡电压12，它给出包括溢出周期的斜率系数，如图2B所示，斜坡电压12取自线30，溢出周期来自多路转换器33的线35上的输出频率。阈值电路14建立了数字电平，它由图2A中的直线16指明。使用阈值电路14，用以为选择新的相位延迟信号而设置时隙。如果斜坡信号12与阈值16相交，则产生示于图2C的输出脉冲18。此脉冲是简单的启动计数器的信号，该计数器积分这些输入脉冲以选择新的相位延迟单位偏移的信号。计数模式不是十进制模式(即0，1，2，3，...)，而是一位切换模式，例如Gray码计数器或反射二进制码，其中，每个后继的计数值改变一位。这种计数方式避免了十进制计数器的寄生切换。在十进制两位计数器中，例如，由于两个触发器的输出端没有负载相同的电容器，当从1切换至2时，人们会遇到一些问题。如果人们把这个值送至多路转换器，则在多路转换器输出端将出现问题。一位切换计数器不会产生这种现象。于是，对于按照下表的3位计数器，二进制等价值的序列如下：0，1，3，2，6，7，5，4。
  Gray码                    二进制等价
  (计数器)              (多路转换器延迟输出)
   000                            000
   001                            001
   011                            010
   010                            011
   110                            100
   111                            101
   101                            110
   100                            111
当然，当Gray码计数器增加时，为了正确地排序信号的相位延迟量，必须把它按正确的次序连至多路转换器。换言之，与先前的信号相比，新选出的信号必须被移动一个相位延迟单位。例如，必须把S1连至多路转换器(mux)的输入端1，必须把S2连至输入端2，必须把S3连至输入端4，而不是输入端3，而必须把S4连至mux的输入端3。当计数器等于零时，则选择输入端1(S1)。如果出现一个脉冲，则计数器增加至1，则选择输入端2(S2)(S2＝S1+单位相位延迟)。如果出现一个新的脉冲，则计数器到达3，于是选择输入端4。把输入端4连至S3(S3＝S2+单位相位延迟)，等等。从功能的观点来看，计数器产生变量(计数器值)，它能够按正确的次序选择所有相位延迟信号，即，每个新的信号相对与于前一信号移过一个相位延迟单位。
由多路转换器33接收到的地址识别要从延迟线选出的下一个相位延迟信号。当接收到延迟信号时，多路转换器33在线35上输出频率信号，如图2B所示。回至图1，把这个输出信号反馈至积分器13，以与下一个输入字同步，并反馈至累加其17，以把下一个地址馈给多路转换器33。
把本地振荡器37设置得非常靠近标称频率，但不恰好在该标称频率上。振荡器最好是高精度和高稳定度的晶体受控振荡器。振荡器发送一个信号至延迟线41，该延迟线具有多个相差递增的延迟单位间隔的延迟抽头S1，S2，S3，...，SN，这些延迟单位间隔跨过本地振荡器的一个时钟周期。所有的延迟抽头馈给多路转换器33，从而由沿线31馈送至多路转换器的地址信号能够调用合适的延迟。
在一个实施例中，延迟线包括一系列缓冲器电路，每个缓冲器电路与下述一个等值的负载电容器相关联。由电荷泵浦43建立或调整延迟量，而电荷泵浦由S-R触发器寄存器45驱动。此寄存器由来自延迟的最高单元的信号设定而由来自延迟的最低单元的信号复位。电荷泵浦具有来自S-R寄存器的上/下输入端。用这种方式把延迟调整至参考时钟周期。
图2E示出具有零延迟的波形，它代表来自本地振荡器37而沿线39取的信号。图2F代表具有一个延迟单位Δt的信号，这里Δt以非模糊的方式分辨规定数量的起伏。通过最大的延迟量(如图2G所示，代表N个延迟单位)，后续的延迟量存在一个与图2B同相的具有零延迟的信号。把最后的延迟单元的输出以及从本地振荡器输出的信号送至相位比较器，它提供两个信号之间的相位差。当两个信号同相时，如图所示，差值为零。这意味着最后的输出信号SN被延迟了参考信号的周期(即本地振荡器的周期)。延迟单元的最少数目是要分辨的起伏的最大峰-峰值(即Δt)的函数。单元的数目由下述公式给出：
          N(单元的数目)＝(T_ref/Δt)+1
这里T_ref等于本地振荡器的周期。输出波形的周期T_out的倒数是图1的线35上的信号的频率。输出波形的周期由下面的公式给出：
               T_out＝T_ref*[m+(1+(1/N))]/(m+1)
               其中m＝(2K/V)-1(模项)这里V＝输入数字字的十进制值，N＝延迟单元的数目，K＝累加器位宽(大于输入数字字的位宽)，2K等于累加器输出的可能状态的以10为基的数。
因此，
          F_out＝F_ref*(2K*N)/[(2K*N)+V]
参见图3，可以看出延迟线包括多个串联的逻辑电路，它始于第一逻辑电路51，而止于末尾的逻辑电路53。每个逻辑电路是相同的，并且产生一个延迟单位。每个逻辑电路51具有五个端子，包括vref端子61、时钟端子63(标以“ck”)、时钟输出端子65(标以“ckout”)、延迟输出端子67以及负载输出端子。把每个逻辑电路的ckout端子连至下一个逻辑电路的ck端子，从而除了第一逻辑电路外，每个逻辑电路由前一个逻辑电路同步，第一逻辑电路由输入振荡器脉冲同步。把每个逻辑电路的vref端子61连至公共线70，该线由连接的电荷泵浦电路驱动，如下所述。如此把输出端子67连接至多路转换器33，从而多路转换器能够根据输入数字字，选择一个提供所需的延迟量的输出端子。
图4示出图3的每个逻辑电路的细节。因为在vref输入端子61处有vref驱动电压，当把在端子63处的一个输入时钟脉冲馈至由晶体管对71和72构成的CMOS第一倒相器对时，造成连接至晶体管72的源极的n沟道晶体管73的瞬时导通。因为在vref输入端子61处有vref驱动电压，当切换在第一倒相器对中的晶体管71和72的状态时，在端子63处的输入时钟脉冲也切换了第二倒相器对的晶体管74和75，允许输出时钟脉冲呈现在晶体管74和75的电极之间的线76上。
在端子61处的vref的强度或电平确定了由在电路左侧的晶体管71、72和73和在电路右侧的晶体管74、75和77构成的两个平行的支路中流动的电流量。左侧的强导通对右侧提供了强驱动，以及进入ckb端子69的短电流脉冲，该脉冲对晶体管74、75、81、82的负载栅极氧化物电容器和连线电容器充电，于此同时还提供了至晶体管82和81的倒相器对的输出驱动，晶体管81和82使输出端子67与负载电容器隔离。以这种方式，在端子61处的vref的电平决定了电路左侧的导通强度以及存储在扇入电容和连线电容中的电荷量。存储的电荷量决定了电路右侧的切换时间，由此确定了在输出端子67和在ckout端子65上的输出脉冲的定时。
图5的电荷泵浦接收来自图1的相位检测器45的端子91和92上的UP(上)和DOWN(下)输入。对于相位超前，将有UP输入；而对于相位滞后，将有DOWN输入。这些输入调节在输出端子93处的vbias。把vbias输出馈至图4所示的逻辑电路的vref控制脚(pin)61。p沟道晶体管102、103以及n沟道晶体管105、106起着电流源镜像的作用，当UP有效时，提供正电流，对数个pf的内建电容充电；而当DOWN有效时，提供负电流，使电容放电。典型的内建电容由MOS器件中的覆盖栅极氧化物的大面积多晶硅而造成。这个电荷泵浦和电容起着滤波装置(即延迟量调节器控制环路的环路滤波器)的作用。当本发明的实施例需要一个模拟部分来满足极苛刻的(即极低的)起伏要求时，相位检测器、电荷泵浦、电容和延迟线本身是本发明的PLL(锁相环)的内部。本发明的第二实施例不包含这样的延迟量调节器。输出电压的正的改变将减少在图4中所示的每个延迟电路的延迟量；而负的输出电压将增加延迟量。
通常，由图1中的比较器45调节总延迟量，从而所有的延迟恰好在一个时钟周期内产生。以这种方式，可以在单个的时钟周期内把时钟的相位调节到任何值。每当累加器17增加时，就选择一个新被选出的相位信号。与前一个被选出的信号相比，这个新被选出的信号被延迟了一个单位延迟相位。通过改变数据字，可以有选择地改变输出频率。例如，通过把输入数据字递增一个预置量，输出频率的相位可以连续地移动一个增加量或减少量。这导致根据本地振荡器相移的输出频率。
已经把图1的电路作为一个独立应用的电路来描述。然而，在某些通信应用中，能够从别的来源得出输入时钟信号，而能够把图1的电路用作锁相环电路的一部分。这样的一种安排示于图6。假设图6代表数字数据通信***的接收机侧。再假设发射机侧正在发射基带信号，该信号包括***发射机时钟本身在标称频率下的相位，这里，把时钟信号的相位用作接收机中的在标称频率下的本地振荡器的参考。在发射机侧，由相位发生器(模计数器)产生相位信号。该计数器在比特流中周期地发送时间时钟，而这个值(数字调整字)代表相位的数字值。在接收机侧，必须恢复这个数字值并且对其滤波，以对付信道干扰。这个经恢复、比较和滤波的信号将驱动频率合成器。
数字数据传输***的时钟恢复***使用输入数字字作为调整指示，必须能够提供在标称或参考信号周围的频率范围。这允许接收机与相关联的发射机同步地运行，该发射机也被规定在靠近标称参考频率的窄的频率范围内运行。
参见图6，把包含数字调整字的输入信号沿线81施加至锁相环。如果直接在接收机侧接收频率，则必须首先对输入信号积分，以得到其相位(数字字)。如果已经发送了相位(例如，如在MPEG2比特流中那样)，则不需要图6的方框83。将方框83的输出与经恢复的时钟的相位作比较。为了产生该第二相位，必须把来自方框89的频率信号馈给方框95。必须对这两个相位之间的差进行滤波，因为接收到的输入信号由于传输路径干扰而有噪声。接收到的输入频率信号包括平均频率信号加上噪声(即起伏)。方框87滤除起伏，它无需恢复平均发射机频率，并且当PLL被锁定时提供表示此平均频率的数字字。
相位比较器85发送经恢复的输入数据给滤波器87以去除寄生信号，然后发送给振荡器89，该振荡器是一个图1中描述的类型的数控振荡器，它由数字输入字调整。沿线91作为参考施加来自本地振荡器的信号(它处于经恢复的输入频率)。数控振荡器89从可以得到的相位延迟中选择，以沿线93提供经恢复的时钟信号。为了产生相位，把这个输出频率用在反馈环路97中的第二积分器95积分，并且发送回提供相位锁定的相位比较器85。振荡器89的可以得到的相位延迟类似于在图1的延迟线41或者下述的虚延迟线中可以得到的延迟。所需相位延迟的选择允许通过输入数字字来调整振荡器89。当数字字的值改变时，在线93上的输出频率可以相对于在线91上的参考频率改变。
图1的延迟线由于负载电容提供实际的时间延迟。如下所述，可以用移位寄存器来模拟延迟。移位寄存器提供延迟线，其相位延迟单位取决于参考时钟，由于延迟线的效果与真实延迟线的相同，因此在下面的专利权利要求书中，把虚延迟线和实际延迟线都称之为延迟线。
在图7中，本发明的频率合成电路的第二实施例工作，接收在线111上的数字输入字，把它送至积分器113，再把积分器的输出馈送至阈值电平电路114，其方式类似于图1中的第一积分器13和阈值电路14。在这些电路中恢复输入数据字，并且馈送至累加器117，它是一个模计数器，类似于图1中的累加器17。把来自累加器117的输出信号(计数器溢出信号)作为选择信号沿线131馈送至多路转换器开关133，该多路转换器进行工作以选择相移S1-S(2*N)之一。
以工作于标称***时钟频率的本地振荡器137作为参考产生相移输入。振荡器137是一个极其稳定的振荡器，一般，它是一个晶体受控振荡器。沿线139取得参考时钟信号，并且馈送至倍频器141，用一个数目Z来倍增***频率。把高频时钟信号作为时钟信号沿线143馈送至第一移位寄存器151，并且经过倒相器145馈送至第二移位寄存器153。
与此同时，倍频器141把它的输出馈送给除法电路147，该电路把经过倍增的频率除以N，这里N-1是双移位寄存器的移位的个数，而2N代表来自双移位寄存器的延迟单位的数目。沿线149取得经过分频的输出信号，并且将它同时馈送给移位寄存器151和153。由于倒相器145的缘故，双移位寄存器以时钟相位反相关系被同步，而把经移位的信号作为各个相位延迟单位馈送至多路转换器133，这些相位延迟单位以相等的延迟单位跨过一个完整的时钟周期。用沿线155取得的输出频率来同步第二积分器117和第一积分器113。
图8示出双移位寄存器的细节。第一和第二移位寄存器151和153沿线149接收相同的输入信号，并且沿线143接收相同的高频时钟信号，只是第二移位寄存器153的高频时钟被倒相器145倒相，从而一个移位寄存器在高频时钟的上升沿上被同步，而另一个移位寄存器在下降沿上被同步。可以看出，只有单个除法器产生所需的相位。每个移位寄存器由一系列D触发器做成。把每个除法器的输出馈送至下一个连接着的触发器，并且同时形成一个延迟单位。图8右侧的移位寄存器的输出是延迟信号S((2*N)-1)和S(2*N)，它们代表最大的延迟单位。把信号馈送至图7的多路转换器133，由此呈现从S1延伸至S(2*N)的延迟单位。
注意，在第二实施例中，没有电荷泵浦或比较器来使延迟信号保持与***时钟同相，这是由于在第二实施例中，参考时钟的所有的相位被同步至高频时钟。现在Δt是高频时钟的一半。这是能够分辨的最小的起伏。
图8A示出在图7中沿线143来自倍频器141的高频时钟信号。用此信号来同步双移位寄存器151和153。图8B示出在计数器/除法器147中对高频信号分频的结果，这里用八来除。
图8C示出被八除的结果，这里，把对于第一触发器的移位寄存器输入的波形用1来代表。图8D和8E示出对于第一移位寄存器的后续的信号。图8D示出在S1输入后的下一个输入，它迟一个高频时钟周期被同步。注意，S3是奇数个延迟单位，而偶数个单位在第二移位寄存器中。图8D示出对于第一移位寄存器的末尾一个延迟单位的波形。图8E示出对于第二移位寄存器的第一延迟单位的波形。偶数的延迟单位与第二移位寄存器相关联。
图9A、9B和9C示出相应于上述图8A、8B和8C中示出的输入波形的来自第一和第二移位寄存器的输出波形。图9D示出累加器电路的波形包络。在波形包络中的信号发送至多路转换器，其输出示于图9E。根据可以得到的延迟取得多路转换器波形，如由作为溢出信号从累加器接收到的相位信号所规定的那样。虚线示出延迟信号的一个输出波形的结构。图9D中的波形包络的数字代表累加器编码规定的延迟的阈值超过量。例如，数字3规定使用S2，因为S2是从零算起的第三个延迟量。这个信号将继续直至被图9D中的下一个包络中的下一个溢出信号2改变。
这样，图9E中的输出波形代表按照本发明的经合成的波形。
权利要求书
按PCT19条的修改
1.一种输出频率由输入数字字确定的频率合成电路，其特征在于，所述电路包括：
输入线，它接收可确定所需输出频率的输入数字字；
模累加器，它耦合至输入线，用于累加连续的数字字，所示累加器在其输出端提供连续的相位选择值；
本地振荡器，它产生具有参考频率的振荡器信号；
延迟线，它连至本地振荡器，用于接收来自所述本地振荡器的振荡器信号，所述延迟线产生多个具有不同延迟的振荡器信号样式，这些延迟相应于多个接收到的处于所述参考频率的所述振荡器信号的增量相移，所述多个增量相移跨于处于所述参考频率的所述振荡器信号的一个周期；以及
多路转换器，它连至所述延迟线，以接收来自所述延迟线的所述振荡器信号的多个相移样式，所述多路转换器具有一个控制输入端，该输入端连至所述累加器的输出端，用以从所述输出端接收连续的相位选择值，所述多路转换器按照所述连续的相位选择值重复地选择所述振荡器信号的所述多个相移样式之一作为所述电路的输出，这样，重复的相移选择形成合成的输出频率。
2.如权利要求1所述的电路，其特征在于，所述累加器藉助于连接在它和所述输入线之间的输入字成形电路间接耦合至所述输入线，所述输入字成形电路包括与阈值电平检测电路串联的积分器，所述输入字成形电路把接收到的输入数字字变换为连续的脉冲，所述脉冲具有由所述输入数字字确定的周期，所述累加器包括数字计数器，每个所述连续的脉冲使所述计数器计数递增。
3.如权利要求2所述的电路，其特征在于，所述数字计数器是Gray码计数器。
4.如权利要求2所述的电路，其特征在于，所述积分器和累加器由所述多路转换器的输出同步。
5.如权利要求1所述的电路，其特征在于，所述延迟线包括多个串联的缓冲器电路，所述缓冲器电路连至电荷泵浦，该电荷泵浦以递增的增量延迟加载所述缓冲器电路的每个缓冲器，对所述本地振荡器的输出频率提供相位延

Claims (11)

1.一种输出频率由数字字确定的频率合成电路，其特征在于，所述电路包括：
输入线，它接收可确定所需输出频率的输入数字字；
模累加器，它耦合至输入线，用于累加连续的数字字，所示累加器在其输出端提供连续的相位选择值；
本地振荡器，它产生具有参考频率的振荡器信号；
延迟线，它连至本地振荡器，用于接收来自所述本地振荡器的振荡器信号，所述延迟线产生多个具有不同延迟的振荡器信号样式，这些延迟相应于多个接收到的处于所述参考频率的所述振荡器信号的增量相移，所述多个增量相移跨于处于所述参考频率的所述振荡器信号的一个周期；以及
多路转换器，它连至所述延迟线，以接收来自所述延迟线的所述振荡器信号的多个相移样式，所述多路转换器具有一个控制输入端，该输入端连至所述累加器的输出端，用以从所述输出端接收连续的相位选择值，所述多路转换器按照所述连续的相位选择值重复地选择所述振荡器信号的所述多个相移样式之一作为所述电路的输出，这样，重复的相移选择形成合成的输出频率。
2.如权利要求1所述的电路，其特征在于，所述累加器藉助于连接在它和所述输入线之间的输入字成形电路间接耦合至所述输入线，所述输入字成形电路包括与阈值电平检测电路串联的积分器，所述输入字成形电路把接收到的输入数字字变换为连续的脉冲，所述脉冲具有由所述输入数字字确定的周期，所述累加器包括数字计数器，每个所述连续的脉冲使所述计数器计数递增。
3.如权利要求2所述的电路，其特征在于，所述数字计数器是Gray码计数器。
4.如权利要求2所述的电路，其特征在于，所述积分器和累加器由所述多路转换器的输出同步。
5.如权利要求1所述的电路，其特征在于，所述延迟线包括多个串联的缓冲器电路，所述缓冲器电路连至电荷泵浦，该电荷泵浦以递增的增量延迟加载所述缓冲器电路的每个缓冲器，对所述本地振荡器的输出频率提供相位延迟。
6.如权利要求1所述的电路，其特征在于，如此把锁相环连至所述延迟线，从而调整增量延迟以跨过产生的时钟频率的一个周期。
7.如权利要求1所述的电路，其特征在于，所述延迟线包括多个串联连接的电容性加载的电路和一个与滤波器相关联的电荷泵浦，每个连续的电路具有按各自的延迟单位递增的延迟量，它们由所述电荷泵浦来调整。
8.如权利要求1所述的电路，其特征在于，所述延迟线包括至少一个移位寄存器，所述移位寄存器具有多个输出，它们把所述本地振荡器的一个时钟周期划分成递送至所述多路转换器的延迟单位。
9.如权利要求8所述的电路，其特征在于，如此把锁相环连至所述延迟线，从而调整增量延迟，使之跨过产生的时钟频率的一个周期。
10.如权利要求9所述的电路，其特征在于，第一和第二移位寄存器的每一个包括多个D触发器，它们由来自所述本地振荡器的信号同步，其频率为用整数倍频的所述本地振荡器的频率。
11.如权利要求9所述的电路，其特征在于，所述延迟线包括多个串联连接的电容性加载的电路和一个电荷泵浦，每个连续的加载的电路具有按各自的延迟单位递增的容性延迟量，它们由所述电荷泵浦来调整。
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