KR20010003345A - 반도체소자의 전기적 게이트절연막 두께 측정방법 - Google Patents

반도체소자의 전기적 게이트절연막 두께 측정방법 Download PDF

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Abstract

본 발명은 반도체소자의 전기적 게이트절연막 두께 측정방법에 관한 것으로, 이는 게이트절연막을 사이에 두고 서로 다른 면적을 갖는 두 도전체인 도전형 실리콘기판과 게이트전극에서 면적, 프린지 및 기생 커패시턴스 값을 구하고 구한 값에서 순수 면적에 의한 커패시턴스 성분만을 선별하여 커패시턴스의 측정 패턴 크기의 변화에 영향을 받지 않는 전기적 게이트절연막 두께를 얻을 수 있다. 따라서, 본 발명은 고집적 반도체소자에 따른 커패시턴스 측정 패턴의 면적 변화에 영향을 받지 않고 일정한 전기적 게이트절연막을 확보할 수 있다.

Description

반도체소자의 전기적 게이트절연막 두께 측정방법{Method for measuring electrical gate insulator thickness in Semiconductor device}
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히 고집적 반도체소자의 전기적 특성을 개선하기 위한 반도체소자의 전기적 게이트절연막 두께 측정방법에 관한 것이다.
최근, 반도체메모리장치의 집적도가 높아지고 이에 소자의 크기가 미세화되어감에 따라서 소자의 전기적 특성 저하를 막을 수 있는 디자인 설계가 요구되고 있다.
한편, MOS 트랜지스터의 특성을 측정하는 경우 실리콘기판과 게이트전극사이에 내재된 게이트절연막의 물리적, 전기적 두께는 매우 중요한 역할을 한다. 전기적 게이트절연막 두께를 측정하기 위해 사용되는 커패시턴스 측정 패턴은 프린지(fringe) 커패시터와 기생 커패시턴스를 고려하지 않고 있다.
하지만, 반도체소자의 크기 감소에 따라 커패시턴스 측정 패턴의 크기 또한 줄어들게 되는데, 이와 같이 측정 패턴의 크기가 감소할 수록 면적에 의한 커패시턴스의 값에 비하여 프린지 커패시턴스의 기여도가 점차로 증가하여 전체 커패시턴스의 크기가 급격히 증가하게 된다.
이러한 커패시턴스 값의 증가에 따른 반도체소자의 전기적 내성을 유지하기 위하여 전기적 게이트절연막 두께(Tox)를 계산함으로써 반도체소자의 디자인 룰을 변경할 필요가 있게 되었다. 그러나, 커패시턴스 측정 패턴의 크기는 프린지 커패시턴스 및 기생 커패시턴스가 최소가 되는 면적, 예를 들면 3000×3000㎛2이상이 되어야만 한다는 한계가 있으며 더불어 이와 같은 패턴의 제작은 실제 공정에 적용하는데 어려움이 있었다.
본 발명의 목적은 게이트절연막을 사이에 두고 서로 다른 면적을 갖는 상부/하부의 커패시턴스 측정용 패턴으로부터 면적에 의한 커패시턴스와 프린지 커패시턴스 및 기생 커패시턴스 값을 구하고, 그 값으로부터 순수한 면적에 의한 커패시턴스의 값에 의한 전기적 게이트절연막 두께를 구함으로써 고집적 반도체소자에 따른 커패시턴스 측정 패턴의 면적 변화에 영향을 받지 않고 일정한 게이트절연막을 확보할 수 있는 반도체소자의 전기적 게이트절연막 두께 측정방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체소자의 전기적 게이트절연막의 두께를 측정하기 위한 커패시턴스 측정 패턴의 레이아웃도,
도 2는 도 1의 A와 A' 방향으로 절단한 수직단면도.
*도면의 주요 부분에 대한 부호의 설명*
10: 도전형 반도체 기판 12: 소자분리막
22: 게이트절연막 24: 게이트전극
26: 층간 절연막 30: 콘택전극
40: 금속 라인
상기 목적을 달성하기 위하여 본 발명은 반도체소자의 전기적 게이트절연막 두께를 측정하는 방법에 있어서, 도전형 반도체기판 상부의 소정 영역에 순차적으로 적층된 게이트절연막과 도전형 불순물이 도핑된 게이트전극으로 이루어진 커패시턴스 측정 패턴을 형성하는 단계와, 커패시턴스 측정 패턴에서 면적 커패시턴스, 프린지 커패시턴스 및 기생 커패시턴스를 포함한 커패시턴스를 측정하는 단계와, 하기 수학식에 따라 측정된 커패시턴스에 대응하는 순수 면적의 커패시턴스를 구하여 전기적 게이트절연막 두께를 산출하는 것을 특징으로 한다.
는 상기 게이트절연막사이의 전체 커패시턴스, A는 상기 측정 패턴의 면적,는 상기 측정 패턴의 단위면적당 커패시턴스,는 상기 측정 패턴의 단위길이당 커패시턴스이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1은 본 발명에 따른 반도체소자의 전기적 게이트절연막의 두께를 측정하기 위한 커패시턴스 측정 패턴의 레이아웃도이고, 도 2는 도 1의 A와 A' 방향으로 절단한 수직단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 커패시턴스 측정 패턴은 통상적으로 MOS 구조와 동일한 프로세스에서 제작되는데, 우선 도전형 불순물(B11 또는 P31)이 도핑된 반도체기판(10)에 소자의 활성 영역과 소자 분리영역을 정의하는 소자분리막(12)을 형성한다.
그 다음, 본 발명의 커패시턴스 측정 패턴의 공정을 진행한다. 이에, 상기 소자분리막(12)에 의해 드러난 반도체기판의 활성 영역에 순차적으로 적층된 게이트절연막(22)과 도전형 불순물이 도핑된 게이트전극(24)으로 이루어진 커패시턴스 측정 패턴을 형성한다. 여기서, 커패시턴스 측정 패턴은 게이트절연막(22)과 접하는 기판(10)의 하부 도전막 역할을 하며 그리고 게이트전극(24)이 상부 도전되는 것이다. 그리고, 미설명된 도면부호 26은 층간 절연막, 30은 게이트전극과 연결되는 콘택 전극, 40은 콘택전극에 이어지는 금속 라인이다.
이때, 상기 커패시턴스 측정 패턴이 되는 도전형 반도체기판(10)과 게이트전극(24)의 크기는 최소 면적을 갖는 게이트전극(24)에 대비하여 기판(10)의 면적이 상기 최소 면적의 약 2배 면적을 갖도록 그 크기를 조정하는 것이 바람직하다.
상기와 같은 구조의 커패시턴스 측정 패턴은 면적에 의한 커패시턴스 성부 이외에도 프린지에 의한 커패시턴스 성분과 기생 커패시턴스를 포함하고 있기 때문에 이 측정 패턴을 이용하여 전기적 게이트절연막 두께를 측정할 수 있다.
본 발명에서와 같이 서로 다른 도전체 면적(기판, 게이트전극)을 갖는 커패시턴스 측정 패턴에서 면적 커패시턴스 성분과 프린지 커패시턴스 및 기생 커패시턴스가 모두 포함된 커패시턴스 값을 구한다. 그 다음, 하기 수학식에 상기 커패시턴스 값을 대입하여 순수 면적 성분에 해당하는 커패시턴스 값을 구하여 그 값으로부터 게이트 절연막의 전기적 두께를 산출한다.
는 상기 게이트절연막사이의 전체 커패시턴스, A는 상기 측정 패턴의 면적,는 상기 측정 패턴의 단위면적당 커패시턴스,는 상기 측정 패턴의 단위길이당 커패시턴스이다.
표 1은 종래의 커패시턴스 측정패턴을 이용한 결과이다. 즉, 동일한 측정주파수에서 각기 다른 면적(A1<A2<A3<A4)을 갖는 커패시턴스 측정패턴에서 측정한 커패시턴스의 값과 그 값으로부터 계산된 전기적 게이트절연막 두께를 나타낸다.
A1 A2 A3 A4
Cox(N)[Ff/㎛2] 6.56 5.11 4.51 4.09
Tox(N)[Å] 51.9 67.6 76.5 84.4
Cox(P)[Ff/㎛2] 6.33 4.89 4.33 3.91
Tox(P)[Å] 54.5 70.6 79.8 88.2
A : L 12.5 : 1 25 : 1 50 : 1 100 : 1
여기서, Cox(N)는 N형 MOS에서의 게이트절연막 사이의 커패시턴스, Cox(P)는 P형 MOS에서의 게이트절연막 사이의 커패시턴스이다. Tox(N)는 N형 MOS에서의 전기적 게이트절연막 두께, Tox(P)는 P형 MOS에서의 전기적 게이트절연막 두께이다. A : L은 커패시턴스 측정 패턴의 면적 대 둘레의 총 길이비이다.
이를 참조하면, 종래의 커패시턴스 측정 패턴을 이용한 전기적 게이트절연막 두께 측정 방법은, 측정 패턴의 면적이 달라질수록 N형 MOS와 P형 MOS 모두 게이트절연막의 두께가 증가됨을 알 수 있다. 그리고, NMOS와 PMOS의 경우 게이트절연막의 두께 차이는 약 2Å정도이다.
표 2는 본 발명의 커패시턴스 측정 패턴을 이용한 결과를 나타낸 것으로서, 상기 수학식 1을 사용하여 기판과 게이트전극에서 측정한 커패시턴스의 값과 그 값으로부터 계산된 전기적 게이트절연막 두께를 나타낸다.
a b c
Cox(N)[Ff/㎛2] 3.8 3.79 3.78
Tox(N)[Å] 90.8 91.1 91.3
Cox(P)[Ff/㎛2] 3.67 3.62 3.62
Tox(P)[Å] 94 95.3 95.3
여기서, a, b, c는 순서를 나타낸 것이다.
그러면, 표 1과 표 2에서 보는 것과 같이, 종래의 커패시턴스 측정 패턴에서 구한 전기적 게이트절연막 두께와 본 발명에 따른 전기적 게이트절연막 두께의 차이는 약 30Å를 나타내고 있다.
그러므로, 본 발명은 게이트절연막을 사이에 두고 면적이 서로 다른 두 개의 도전체 평판(기판, 게이트절연막)으로 이루어진 커패시턴스 측정 패턴을 이용하여 측정된 커패시턴스 값과 수학식 1을 가지고 측정 패턴의 면적에 무관하게 전기적 게이트절연막의 두께를 계산할 수 있다.
상기한 바와 같이 본 발명은, 반도체소자의 집적화에 따른 커패시턴스 측정 패턴의 면적이 감소됨에 따라 프린지 커패시턴스 및 기생 커패시턴스의 비율이 증가하게 되더라도 패턴의 면적 크기에 따라 전기적 게이트절연막 두께가 선형적으로 변화되는 현상을 방지할 수 있다.
다시 말해서, 본 발명은 게이트절연막을 사이에 두고 사로 다른 면적을 갖는 두 도전체에서 면적, 프린지 및 기생 커패시턴스 값을 구하고 구한 값에서 순수 면적에 의한 커패시턴스 성분만을 선별함으로써 커패시턴스의 측정 패턴 크기의 변화에 영향을 받지 않는 전기적 게이트절연막 두께를 얻을 수 있다. 이로 인해 고집적 소자의 전기적 특성이 우수한 게이트절연막을 확보할 수 있다.

Claims (2)

  1. 반도체소자의 전기적 게이트절연막 두께를 측정하는 방법에 있어서,
    도전형 반도체기판 상부의 소정 영역에 순차적으로 적층된 게이트절연막과 도전형 불순물이 도핑된 게이트전극으로 이루어진 커패시턴스 측정 패턴을 형성하는 단계;
    상기 커패시턴스 측정 패턴에서 면적 커패시턴스, 프린지 커패시턴스 및 기생 커패시턴스를 포함한 커패시턴스를 측정하는 단계; 및
    하기 수학식에 따라 상기 측정된 커패시턴스에 대응하는 순수 면적의 커패시턴스를 구하여 상기 전기적 게이트절연막 두께를 산출하는 것을 특징으로 하는 반도체소자의 전기적 게이트절연막 두께 측정방법,
    는 상기 게이트절연막사이의 전체 커패시턴스, A는 상기 측정 패턴의 면적,는 상기 측정 패턴의 단위면적당 커패시턴스,는 상기 측정 패턴의 단위길이당 커패시턴스.
  2. 제 1항에 있어서, 상기 도전형 반도체기판과 게이트전극을 포함하는 커패시턴스 측정 패턴은, 최소 면적을 갖는 게이트전극에 대비하여 상기 최소 면적의 약 2배 면적을 갖도록 기판 크기를 조정하는 것을 특징으로 하는 반도체소자의 전기적 게이트절연막 두께 측정방법.
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