KR20000073198A - 대기 상태시 누설전류가 발생되지 않는 로우 디코더들 및 칼럼디코더들을 갖는 반도체 메모리장치 - Google Patents

대기 상태시 누설전류가 발생되지 않는 로우 디코더들 및 칼럼디코더들을 갖는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 대기 상태시 누설 전류가 발생되지 않는 로우 디코더들 및 칼럼 디코더들을 갖는 반도체 메모리 장치에 관한 것으로서, 다수개의 메모리 셀들을 구비하는 메모리 어레이와 상기 다수개의 메모리 셀들에 연결되는 다수개의 워드라인들을 구비하며 저 전원 전압을 내부 전원 전압으로 이용하는 반도체 메모리 장치에 있어서, 외부로부터 입력되는 제어 신호에 응답하여 고 전압과 접지 전압 중 하나를 출력 신호로써 출력하는 로우 제어부, 및 다수개의 로우 디코더들은 상기 로우 제어부에 각각 연결되며 상기 출력 신호와 외부로부터 입력되는 로우 어드레스에 응답하여 상기 다수개의 워드라인들 중 대응되는 워드라인을 활성화시키는 다수개의 로우 디코더들을 구비하고, 상기 다수개의 로우 디코더들의 정상 동작시 상기 로우 제어부는 상기 고 전압을 출력하고 상기 다수개의 로우 디코더들의 대기 상태시 상기 로우 제어부는 상기 접지 전압을 출력함으로써 반도체 메모리 장치의 전력 소모가 감소된다.

Description

대기 상태시 누설 전류가 발생되지 않는 로우 디코더들 및 칼럼 디코더들을 갖는 반도체 메모리 장치{Semiconductor Memory Device Having Row Decoders and Column Decoders Preventing Leakage Current from Generating at Stand-by mode}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 저 전원 전압을 이용하는 반도체 메모리 장치에서 대기 상태시 누설 전류가 발생하지 않는 로우 디코더들 및 칼럼 디코더들에 관한 것이다.
반도체 메모리 장치는 메모리 어레이, 로우 디코더, 칼럼 디코더, 감지 증폭기 및 다수개의 입출력선쌍들을 구비한다. 메모리 어레이는 다수개의 메모리 셀들을 구비하고, 상기 메모리 셀들에 다수개의 워드라인들과 다수개의 비트라인쌍들이 연결된다. 상기 다수개의 비트라인쌍들과 입출력선쌍들은 상기 감지 증폭기에 연결된다. 상기 다수개의 입출력선쌍들은 다수개의 칼럼선택선들에 의해 제어되어 상기 감지 증폭기와 전기적으로 연결된다. 로우 디코더는 외부로부터 입력되는 로우 어드레스를 디코딩하여 상기 다수개의 워드라인들 중 일부를 선택하고, 칼럼 디코더는 외부로부터 입력되는 칼럼 어드레스를 디코딩하여 상기 다수개의 칼럼선택선들 중 일부를 선택한다. 로우 디코더는 상기 다수개의 워드라인들을 구동하기 위한 드라이버들을 출력단에 구비하고, 칼럼 디코더는 상기 다수개의 칼럼선택선들을 구동하기 위한 드라이버들을 출력단에 구비한다.
저 전원 전압을 이용하는 반도체 메모리 장치의 로우 디코더와 칼럼 디코더에 구비되는 모스 트랜지스터들의 게이트 폭은 매우 작다. 때문에, 상기 로우 디코더와 칼럼 디코더의 대기 상태에서 상기 모스 트랜지스터의 소오스와 드레인간에 약간의 전압차만 발생해도 누설 전류가 발생하게 된다. 상기 누설 전류는 매우 적기 때문에 로우 디코더와 칼럼 디코더의 수가 적을 때는 반도체 메모리 장치의 전력 소모에 큰 영향을 미치지 않는다. 그러나, 반도체 메모리 장치의 메모리 집적도가 점차 증가함에 따라 로우 디코더와 칼럼 디코더의 수도 비례하여 증가하고 있다. 로우 디코더와 칼럼 디코더의 수가 증가하게 되면 상기 누설 전류의 양도 증가하게 되므로 반도체 메모리 장치의 전체적인 전력 소모가 증가하게 된다. 최근에는 반도체 메모리 장치를 이용하는 시스템들이 점차 소형화 및 저전력화되고 있는 추세이다. 따라서, 전력 소모가 많은 반도체 메모리 장치는 소형 시스템이나 휴대용 시스템에는 사용할 수가 없으므로 그 상업성은 매우 저하된다.
본 발명이 이루고자하는 기술적 과제는 저 전원 전압을 내부 전원 전압으로 이용하는 반도체 메모리 장치에 있어서 누설 전류가 발생하지 않는 로우 디코더들을 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 저 전원 전압을 내부 전원 전압으로 이용하는 반도체 메모리 장치에 있어서 누설 전류가 발생하지 않는 칼럼 디코더들을 구비하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 반도체 메모리 장치의 개략적인 블록도.
도 2는 상기 도 1에 도시된 로우 디코더를 본 발명의 실시예에 따라 도시한 블록도.
도 3은 상기 도 2에 도시된 로우 제어부의 회로도.
도 4는 상기 도 2에 도시된 제1 로우 디코더의 회로도.
도 5는 상기 도 1에 도시된 칼럼 디코더를 본 발명의 실시예에 따라 도시한 블록도.
도 6은 상기 도 5에 도시된 칼럼 제어부의 회로도.
도 7은 상기 도 5에 도시된 제1 칼럼 디코더의 회로도.
상기 기술적 과제를 이루기 위하여 본 발명은,
다수개의 메모리 셀들을 구비하는 메모리 어레이와 상기 다수개의 메모리 셀들에 연결되는 다수개의 워드라인들을 구비하는 반도체 메모리 장치에 있어서, 로우 제어부와 다수개의 로우 디코더들을 구비한다.
로우 제어부는 소정의 제어 신호에 응답하여 고 전압과 접지 전압 중 하나를 출력 신호로써 출력한다.
다수개의 로우 디코더들은 상기 로우 제어부에 각각 연결되며, 상기 출력 신호와 외부로부터 입력되는 로우 어드레스에 응답하여 상기 다수개의 워드라인들 중 대응되는 워드라인을 활성화시킨다.
상기 다수개의 로우 디코더들의 정상 동작시 상기 로우 제어부는 상기 고 전압을 출력하고 상기 다수개의 로우 디코더들의 대기 상태시 상기 로우 제어부는 상기 접지 전압을 출력한다.
상기 다른 기술적 과제를 이루기 위하여 본 발명은,
다수개의 메모리 셀들을 구비하는 메모리 어레이와 상기 다수개의 메모리 셀들에 연결되는 다수개의 비트라인쌍들과 상기 비트라인쌍들의 전압을 감지 및 증폭하는 다수개의 감지 증폭기들과 상기 다수개의 감지 증폭기들로부터 출력되는 데이터를 외부로 전달하는 입출력선쌍들 및 상기 데이터를 선택적으로 상기 입출력선쌍들로 전달되게하는 다수개의 칼럼선택선들을 구비하는 반도체 메모리 장치에 있어서, 칼럼 제어부와 다수개의 칼럼 디코더들을 구비한다.
칼럼 제어부는 소정의 제1 제어 신호에 응답하여 내부 전원 전압과 접지 전압 중 하나를 출력 신호로써 출력한다.
다수개의 칼럼 디코더들은 상기 칼럼 제어부에 연결되며, 상기 출력 신호와 외부로부터 입력되는 칼럼 어드레스 및 외부로부터 입력되는 적어도 하나의 제2 제어 신호에 응답하여 상기 다수개의 칼럼선택선들 중 대응되는 칼럼선택선을 활성화시킨다.
상기 다수개의 칼럼 디코더들이 정상 동작시 상기 칼럼 제어부는 내부 전원 전압을 출력하고 상기 다수개의 칼럼 디코더들이 대기 상태시 상기 칼럼 제어부는 접지 전압을 출력한다.
상기 본 발명에 의하여 저 전원 전압을 이용하는 반도체 메모리 장치의 전력 소모가 감소된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 보다 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1을 참조하면, 일반적인 반도체 메모리 장치(101)는 메모리 어레이(111), 로우 디코더(121), 로우 어드레스 버퍼(131), 워드라인 구동부(171), 칼럼 디코더(141), 칼럼 어드레스 버퍼(151), 감지 증폭 및 입출력 게이팅부(161), 입출력 버퍼(191), 제어 로직(181), 다수개의 칼럼선택선들(CSL0∼CSLn) 및 다수개의 입출력선쌍들(IO0∼IOn)을 구비한다. 메모리 어레이(111)는 다수개의 워드라인들(WL0∼WLn)과 다수개의 비트라인쌍들(BL0∼BLn)을 구비한다. 워드라인 구동부(171)는 다수개의 워드라인 드라이버들(WD0∼WDn)을 구비한다.
로우 어드레스 버퍼(131)는 외부로부터 입력되는 로우 어드레스(Ar)의 전압 레벨을 반도체 메모리 장치(101)에 적합한 전압 레벨로 변환한다. 로우 디코더(121)는 제어 로직으로부터 발생되는 제어 신호(PDPX)에 응답하여 로우 어드레스 버퍼(131)로부터 출력되는 로우 어드레스(Ar)를 디코딩하여 워드라인 인에이블 신호들(NWE0∼NWEn)을 발생한다. 워드라인 구동부(171)는 워드라인 인에이블 신호들(NWE0∼NWEn)에 응답하여 다수개의 워드라인들(WL0∼WLn)을 높은 전압으로 활성화시킨다. 칼럼 어드레스 버퍼(141)는 외부로부터 입력되는 칼럼 어드레스(Ac)의 전압 레벨을 반도체 메모리 장치(101)에 적합한 전압 레벨로 변환한다. 칼럼 디코더(141)는 제어 로직으로부터 출력되는 제어 신호들(BANKB, PCSLPB, PCSLEN)에 응답하여 칼럼 어드레스 버퍼(151)로부터 출력되는 칼럼 어드레스(Ac)를 디코딩하여 다수개의 칼럼선택선들(CSL0∼CSLn) 중 일부를 활성화시킨다. 상기 활성화된 칼럼선택선들에 연결된 비트라인쌍들(BL0∼BLn)은 입출력선쌍들(IO0∼IOn)과 전기적으로 연결된다.
이 상태에서 반도체 메모리 장치(101)의 독출시에는 활성화된 워드라인들에 의해 지정된 메모리 셀들(도시안됨)에 저장된 데이터는 비트라인쌍들(BL0∼BLn)에 실리고, 그 중에서 상기 활성화된 칼럼선택선들에 연결된 비트라인쌍들에 실린 데이터만 입출력선쌍들(IO0∼IOn)을 통해서 입출력 버퍼(191)로 전달된다. 반도체 메모리 장치(101)의 기입시에는 외부로부터 입출력 버퍼(191)을 통해서 입출력선쌍들(IO0∼IOn)에 데이터가 실리고, 입출력선쌍들(IO0∼IOn)에 실린 데이터는 상기 활성화된 칼럼선택선들에 연결된 비트라인쌍들을 통하여 상기 활성화된 워드라인들에 연결된 메모리 셀들에 저장된다.
로우 디코더(121)의 블록도를 본 발명의 실시예에 따라 도 2에 도시해놓았다. 도 2를 참조하면, 로우 디코더(121)는 로우 제어부(211)와 제1 및 제n 로우 디코더들(RD1∼RDn)을 구비한다. 로우 제어부(211)는 제어 신호(PDPX)에 응답하여 출력 신호(OUT1)를 발생한다. 제1 및 제n 로우 디코더들(RD1∼RDn)은 모두 로우 제어부(211)에 연결되며, 각각 상기 출력 신호(OUT1)와 로우 어드레스(Ar)에 응답하여 다수개의 워드라인 인에이블 신호들(NWE0∼NWEn)을 출력한다. 다수개의 워드라인 인에이블 신호들(NWE0∼NWEn)은 도 1에 도시된 워드라인 드라이버들(WD1∼WDn)을 통해서 다수개의 워드라인들(WL0∼WLn)을 고 전압으로 활성화시킨다. 제1 및 제n 로우 디코더들(RD1∼RDn)은 모두 동일한 구조 및 동일한 기능을 갖는다.
로우 제어부(211)의 회로도가 도 3에 도시되어있다. 도 3을 참조하면, 로우 제어부(211)는 PMOS 트랜지스터(311)와 NMOS 트랜지스터(321)를 구비하여 인버터의 역할을 한다. PMOS 트랜지스터(311)의 소오스에는 고 전압(VPP)이 인가되고, NMOS 트랜지스터(321)의 소오스에는 접지 전압(Vss)이 인가된다. 따라서, 로우 제어부(211)는 제어 신호(PDPX)가 논리 로우(logic low)일 때 즉, 제1 및 제n 로우 디코더들(RD1∼RDn)이 정상적으로 동작할 때는 고 전압(VPP)을 출력하고, 제어 신호(PDPX)가 논리 하이(high)일 때 즉, 제1 및 제n 로우 디코더들(RD1∼RDn)이 대기 상태일 때는 접지 전압(Vss) 즉, 논리 로우를 출력한다. 고 전압(VPP)은 전원 전압(Vcc)보다 높은 전압이다. 고 전압(VPP)은 워드라인들(WL0∼WLn)을 효율적으로 구동하는데 필요하다.
이와 같이, 로우 제어부(211)는 제1 및 제n 로우 디코더들(RD1∼RDn)이 정상적으로 동작할 때는 고 전압(VPP)을 출력하고, 제1 및 제n 로우 디코더들(RD1∼RDn)이 대기 상태일 때는 접지 전압(Vss)을 출력한다.
제1 로우 디코더(RD1)의 회로가 도 4에 도시되어있다. 도 4를 참조하면, 제1 로우 디코더(RD1)는 풀업(pull-up)부(411), 디코딩부(421), 래취(latch)부(431), 드라이버(441) 및 잡음제거부(451)를 구비한다. 제1 및 제n 로우 디코더들(RD1∼RDn)은 모두 동일한 구조와 동일한 기능을 가지므로 중복 설명을 피하기 위해 제1 로우 디코더(RD1)에 대해서만 설명하기로 한다.
풀업부(411)는 로우 제어부(211)의 출력 신호(OUT1)에 응답한다. 풀업부(411)는 소오스에 고 전압(VPP)이 인가되고, 게이트에 로우 제어부(211)의 출력 신호(OUT1)가 입력되며, 드레인은 노드(N1)에 연결된 PMOS 트랜지스터를 구비한다. 따라서, 로우 제어부(211)의 출력 신호(OUT1)가 접지 전압(Vss)이면 온(on)되어 노드(N1)를 고 전압(VPP) 레벨로 풀업시키고, 로우 제어부(211)의 출력 신호(OUT1)가 고 전압(VPP)이면 풀업부(411)는 오프(off)되어 노드(N1)를 고 전압(VPP) 레벨로 풀럽시키지 않는다.
디코딩부(421)는 로우 어드레스 비트들(Ar1, Ar2, Ar3)에 응답한다. 로우 어드레스(Ar)는 로우 어드레스 비트들(Ar1, Ar2, Ar3)로 구성된다. 디코딩부(421)는 로우 어드레스 비트들(Ar1, Ar2, Ar3)에 의해 각각 게이팅(gating)되는 NMOS 트랜지스터들(Q1, Q2, Q3)을 구비한다. NMOS 트랜지스터들(Q1, Q2, Q3)은 노드(N1)와 접지 전압(Vss) 사이에 직렬로 연결된다. 로우 어드레스 비트들(Ar1, Ar2, Ar3)이 모두 논리 하이이면 NMOS 트랜지스터들(Q1, Q2, Q3)은 모두 턴온되어 노드(N1)는 접지 전압(Vss) 레벨로 다운(down)되고, 로우 어드레스 비트들(Ar1, Ar2, Ar3) 중 어느 하나라도 논리 로우이면 노드(N1)는 접지 전압(Vss) 레벨로 다운되지 않는다.
래취부(431)는 노드들(N1, N2) 사이에 연결되며 워드라인 인에이블 신호(NWE0)를 특정 전압 레벨로 래취시킨다. 래취부(431)는 PMOS 트랜지스터(Q5)와 NMOS 트랜지스터(Q4)를 구비한다. PMOS 트랜지스터(Q5)의 소오스에는 고 전압(VPP)이 인가되고, NMOS 트랜지스터(Q4)의 소오스에는 접지 전압(Vss)이 인가된다. NMOS 트랜지스터(Q4)의 게이트와 PMOS 트랜지스터(Q5)의 드레인은 노드(N1)에 연결되고, NMOS 트랜지스터(Q4)의 드레인과 PMOS 트랜지스터(Q5)의 게이트는 노드(N2)에 연결된다. 따라서, 노드(N1)의 전압이 고 전압(VPP) 레벨이면 NMOS 트랜지스터(Q4)와 PMOS 트랜지스터(Q5)가 온되므로 노드(N2)를 접지 전압(Vss) 레벨로 래취시킨다. 즉, 워드라인 인에이블 신호(NWE0)는 접지 전압 레벨로 유지된다. 노드(N1)의 전압이 접지 전압(Vss) 레벨이면 NMOS 트랜지스터(Q4)와 PMOS 트랜지스터(Q5)는 오프되므로 워드라인 인에이블 신호(NWE0)는 드라이버(441)가 턴온되어 승압 전압 레벨로 인에이블된다.
드라이버(441)는 노드(N1)의 전압에 의해 게이팅된다. 드라이버(441)는 소오스로부터 로우 제어부(211)의 출력 신호(OUT1)를 받고, 게이트는 노드(N1)에 연결되며, 드레인은 노드(N2)에 연결된 PMOS 트랜지스터(Q6)를 구비한다. 따라서, 드라이버(441)는 노드(N1)의 전압이 접지 전압(Vss)이면 온되어 로우 제어부(211)의 출력 신호(OUT1)를 노드(N2)로 전달하고, 노드(N1)의 전압이 고 전압(VPP) 레벨이면 오프되어 로우 제어부(211)의 출력 신호(OUT1)를 노드(N2)로 전달하지 않는다. 드라이버(441)가 오프되면 노드(N2)의 전압 레벨은 래취부(431)의 출력에 따라 결정된다.
내부 전원 전압으로서 저 전압, 예컨대 2.0볼트 이하를 사용하는 반도체 메모리 장치에 있어서, 모스 트랜지스터들(Q1∼Q9)의 게이트 폭은 매우 적으며, 그에 따라 모스트랜지스터들(Q1∼Q9)의 문턱 전압도 매우 낮아진다. 예컨대, 0.5볼트 이하로 낮아진다. 이와 같이, 드라이버(441)에 구비되는 PMOS 트랜지스터(Q6)의 문턱 전압이 낮을 경우, 제1 로우 디코더(RD1)의 대기 상태시 PMOS 트랜지스터(Q6)의 소오스와 드레인 사이에 약간의 전압차만 발생하면, PMOS 트랜지스터(Q6)의 게이트에 PMOS 트랜지스터(Q6)의 문턱 전압보다 높은 전압이 인가되면 PMOS 트랜지스터(Q6)에는 누설 전류가 발생한다. 이것을 방지하기 위해서 본 발명에서는 제1 로우 디코더(RD1)의 대기 상태시 PMOS 트랜지스터(Q6)의 소오스와 드레인에 접지 전압(Vss)이 동일하게 인가되게 함으로써 PMOS 트랜지스터(Q6)에는 누설 전류가 발생하지 않는다. 여기서, 대기 상태시 로우 제어부(211)의 출력 신호(OUT1)가 논리 로우로써 PMOS 트랜지스터(Q6)의 소오스에 인가되고 PMOS 트랜지스터(Q6)의 게이트에는 고 전압(VPP)이 인가되므로 PMOS 트랜지스터(Q6)는 오프되고 NMOS 트랜지스터(Q4)는 온되어 PMOS 트랜지스터(Q6)의 드레인은 접지 전압(Vss)으로 된다. 따라서, PMOS 트랜지스터(Q6)의 소오스와 드레인은 접지 전압(Vss) 레벨로 된다. 결국, 제1 및 제n 로우 디코더들(RD1∼RDn)의 대기 상태시 제1 및 제n 로우 디코더들(RD1∼RDn)에는 누설 전류가 발생하지 않는다.
잡음제거부(451)는 캐패시터를 구비하여 노드(N2)에 발생하는 잡음을 제거한다.
도 3과 도 4를 참조하여 본 발명에 따른 로우 제어부(211) 및 제1 로우 디코더(RD1)의 동작을 설명하기로 한다. 제1 로우 디코더(RD1)는 정상 동작과 대기 상태로 구분된다.
먼저, 제1 로우 디코더(RD1)의 정상 동작시 로우 제어부(211)와 제1 로우 디코더(RD1)의 동작을 설명하기로 한다. 제1 로우 디코더(RD1)의 정상 동작시 제어 신호(PDPX)는 논리 로우로 된다. 제어 신호(PDPX)가 논리 로우이면, 로우 제어부(211)의 PMOS 트랜지스터(311)가 온되므로 로우 제어부(211)로부터 고 전압(VPP)이 출력된다. 로우 제어부(211)의 출력이 고 전압(VPP)이면 풀업부(411)는 오프된다. 이 때, 로우 어드레스 비트들(Ar1, Ar2, Ar3)이 모두 논리 하이이면 노드(N1)는 접지 전압(Vss) 레벨로 낮아지고, 로우 어드레스 비트들(Ar1, Ar2, Ar3) 중 어느 하나라도 논리 로우이면 노드(N1)의 전압은 래취부(431)의 PMOS 트랜지스터(Q5)의 드레인 전압에 따라 결정된다. 만일 로우 어드레스 비트들(Ar1, Ar2, Ar3)이 이 모두 논리 하이이면 노드(N1)는 접지 전압(Vss) 레벨로 된다. 그러면, 드라이버(441)가 온되어 로우 제어부(211)로부터 출력되는 고 전압(VPP)이 노드(N2)로 전달되므로 워드라인 인에이블 신호(NWE0)는 활성화된다. 워드라인 인에이블 신호(NWE0)가 활성화되면 워드라인(WL0)이 고 전압(VPP)으로 인에이블된다.
제1 로우 디코더(RD1)가 대기 상태로 되면 제어 신호(PDPX)는 논리 하이로 된다. 제어 신호(PDPX)가 논리 하이이면 로우 제어부(211)의 NMOS 트랜지스터(321)가 온되므로 로우 제어부(211)의 출력은 접지 전압(Vss) 레벨로 낮아진다. 로우 제어부(211)의 출력이 접지 전압(Vss) 레벨로 되면 풀업부(411)가 온되므로 노드(N1)는 고 전압(VPP) 레벨로 높아진다. 노드(N1)가 고 전압(VPP) 레벨로 높아지면 래취부(431)의 NMOS 트랜지스터(Q4)가 온되므로 노드(N2)는 접지 전압(Vss) 레벨로 낮아진다. 즉, 워드라인 인에이블 신호(NWE0)는 비활성화된다. NMOS 트랜지스터(Q4)가 온되면 래취부(431)의 PMOS 트랜지스터(Q5)가 온되므로 노드(N1)는 계속 고 전압(VPP) 레벨로 유지된다. 따라서, 워드라인 인에이블 신호(NWE0)는 계속 비활성화 상태로 유지된다.
상술한 바와 같이 본 발명에 따르면, 제1 로우 디코더(RD1)의 대기 상태시 드라이버(441)에 구비되는 PMOS 트랜지스터(Q6)의 게이트에는 고 전압(VPP)이 인가되고, PMOS 트랜지스터(Q6)의 소오스와 드레인에는 모두 접지 전압(Vss)이 인가되므로 PMOS 트랜지스터(Q6)에는 누설 전류가 발생하지 않는다. 곧, 제1 및 제n 로우 디코더들(RD1∼RDN)에 누설 전류가 발생하지 않는다. 이와 같이, 대기 상태에서 제1 및 제n 로우 디코더들(RD1∼RDN)에 누설 전류가 발생하지 않음으로써 반도체 메모리 장치(101)의 전체적인 전력 소모는 대폭적으로 감소된다.
그런데, 본 발명에 따르면 반도체 메모리 장치(101)에 로우 제어부(211) 하나가 추가된다. 하지만, 로우 제어부(211)는 로우 디코더들(RD1∼RDn)의 수가 증가하더라도 하나만 필요하게 된다. 반도체 메모리 장치(101) 내에서 로우 제어부(211)가 차지하는 면적은 매우 적다. 따라서, 반도체 메모리 장치(101)의 메모리 집적도가 증가하더라도 로우 제어부(211)가 차지하는 면적은 증가하지 않기 때문에 로우 제어부(211)가 차지하는 면적은 반도체 메모리 장치(101)의 크기에 영향을 미치지 않는다.
도 5를 참조하면, 본 발명의 실시예에 따른 칼럼 디코더(141)는 칼럼 제어부(511)와 제1 및 제n 칼럼 디코더들(CD1∼CDn)을 구비한다. 칼럼 제어부(511)는 제1 제어 신호(BANKB)에 응답하여 출력 신호(out2)를 발생한다. 제1 및 제n 칼럼 디코더들(CD1∼CDn)은 모두 칼럼 제어부(511)에 연결되며, 각각 출력 신호(out2)와 외부로부터 입력되는 칼럼 어드레스(Ac) 및 제2 및 제3 제어 신호들(PCSLPB, PCSLEN)에 응답하여 다수개의 칼럼선택선들(CSL0∼CSL1) 중 대응되는 칼럼선택선을 활성화시킨다. 제1 및 제n 칼럼 디코더들(CD1∼CDn)은 모두 동일한 구조 및 동일한 기능을 갖는다.
칼럼 제어부(511)의 회로도가 도 6에 도시되어있다. 도 6을 참조하면, 칼럼 제어부(511)는 PMOS 트랜지스터(611)와 NMOS 트랜지스터(621)를 구비하여 인버터 역할을 한다. PMOS 트랜지스터(611)의 소오스에는 내부 전원 전압(IVC)이 인가되고, NMOS 트랜지스터(621)의 소오스에는 접지 전압(Vss)이 인가된다. 따라서, 칼럼 제어부(511)는 제1 제어 신호(BANKB)가 논리 로우이면 내부 전원 전압(IVC)을 출력하고, 제1 제어 신호(BANKB)가 논리 하이이면 접지 전압(Vss)을 출력한다. 내부 전원 전압(IVC)은 외부로부터 반도체 메모리 장치(101)에 입력되는 전원 전압(Vcc)이 반도체 메모리 장치(101)에 적합한 전압으로써 변환된 전압이다. 제1 및 제n 칼럼 디코더들(CD1∼CDn)의 정상 동작시 제1 제어 신호(BANKB)는 논리 로우로 되고, 제1 및 제n 칼럼 디코더들(CD1∼CDn)의 대기 상태시 제1 제어 신호(BANKB)는 논리 하이로 된다.
제1 칼럼 디코더(CD1)가 도 7에 상세히 도시되어있다. 도 7을 참조하면, 제1 칼럼 디코더(CD1)는 풀업부(711), 디코딩부(721), 래취부(731), 드라이버(741), 잡음제거부(751)를 구비한다. 제1 및 제n 칼럼 디코더들(CD1∼CDn)은 모두 동일한 구조와 동일한 기능을 가지므로 중복 설명을 피하기 위해 제1 칼럼 디코더(CD1)에 대해서만 설명하기로 한다.
풀업부(711)는 내부 전원 전압(IVC)과 노드(N3) 사이에 직렬로 연결되며 제2 및 제3 제어 신호들(PCSLPB, PCSLEN)에 의해 게이팅되는 PMOS 트랜지스터들(Q1, Q2)을 구비한다. 따라서, 풀업부(711)는 제2 및 제3 제어 신호들(PCSLPB, PCSLEN)이 모두 논리 로우이면 온되어 노드(N3)를 내부 전원 전압(IVC) 레벨로 풀업시키고, 제2 및 제3 제어 신호들(PCSLPB, PCSLEN) 중 어느 하나라도 논리 하이이면 오프되어 노드(N3)를 풀업시키지 않는다. 제2 및 제3 제어 신호들(PCSLPB, PCSLEN)은 제1 칼럼 디코더(CD1)의 특성에 따라 1개 또는 3개 이상이 될 수도 있다. 이 때, PMOS 트랜지스터들(Q1, Q2)의 수도 따라서 변한다.
디코딩부(721)는 칼럼 어드레스 비트들(Ac1, Ac2, Ac3)과 제3 제어 신호(PCSLEN)에 응답하여 노드(N3)를 접지 전압(Vss) 레벨로 다운시킨다. 칼럼 어드레스(Ac)는 다수개의 칼럼 어드레스 비트들(Ac1, Ac2, Ac3)로 구성된다. 디코딩부(721)는 칼럼 어드레스 비트들(Ac1, Ac2, Ac3)과 제3 제어 신호(PCSLEN)에 의해 게이팅되는 다수개, 예컨대 4개의 NMOS 트랜지스터들(Q3∼Q6)을 구비한다. NMOS 트랜지스터들(Q3∼Q6)은 노드(N3)와 접지 전압(Vss) 사이에 직렬로 연결된다. 따라서, 디코딩부(721)는 칼럼 어드레스 비트들(Ac1, Ac2, Ac3)과 제3 제어 신호(PCSLEN)가 모두 논리 하이이면 온되어 노드(N3)를 접지 전압(Vss) 레벨로 다운시키고, 칼럼 어드레스 비트들(Ac1, Ac2, Ac3)과 제3 제어 신호(PCSLEN) 중 어느 하나라도 논리 로우이면 노드(N3)를 접지 전압(Vss) 레벨로 다운시키지 않는다.
래취부(731)는 노드(N3)와 칼럼선택선(CSL0) 사이에 연결된다. 래취부(731)는 PMOS 트랜지스터(Q7)와 NMOS 트랜지스터(Q8)를 구비한다. PMOS 트랜지스터(Q7)의 소오스에는 내부 전원 전압(IVC)이 인가되고, NMOS 트랜지스터(Q8)의 소오스에는 접지 전압(Vss)이 인가된다. NMOS 트랜지스터(Q8)의 게이트와 PMOS 트랜지스터(Q7)의 드레인은 노드(N3)에 연결되고, NMOS 트랜지스터(Q8)의 드레인과 PMOS 트랜지스터(Q7)의 게이트는 칼럼선택선(CSL0)에 연결된다. 따라서, 래취부(731)는 노드 (N3)의 전압이 내부 전원 전압(IVC) 레벨이면 온되어 칼럼선택선(CSL0)을 접지 전압(Vss) 레벨로 래취시키고, 노드 (N3)의 전압이 접지 전압(Vss) 레벨이면 오프되므로 칼럼선택선(CSL0)을 접지 전압(Vss) 레벨로 래취시키지 않는다.
드라이버(741)는 노드(N3)와 칼럼 제어부(511) 사이에 연결된다. 드라이버(741)는 소오스가 칼럼 제어부(511)에 연결되고 게이트는 노드(N3)에 연결되며, 드레인은 칼럼선택선(CSL0)에 연결된 PMOS 트랜지스터(Q9)를 구비한다. 따라서, 드라이버(741)는 노드(N3)의 전압이 접지 전압(Vss) 레벨이면 온되어 칼럼선택선선(CSL0)을 내부 전원 전압(IVC) 레벨로 높이고, 노드(N3)의 전압이 내부 전원 전압(IVC) 레벨이면 오프되어 칼럼선택선선(CSL0)을 내부 전원 전압(IVC) 레벨로 높이지 않는다.
잡음제거부(751)는 캐패시터를 구비하여 칼럼선택선(CSL0)에 발생하는 잡음을 제거한다.
도 6과 도 7을 참조하여 제1 칼럼 디코더(CD1)의 동작을 설명하기로 한다. 제1 칼럼 디코더(CD1)는 정상 동작과 대기 상태로 구분된다.
먼저, 제1 칼럼 디코더(CD1)의 정상 동작시 제1 칼럼 디코더(CD1)의 동작을 설명하기로 한다. 제1 칼럼 디코더(CD1)의 정상 동작시 제1 제어 신호(BANKB)는 논리 로우로 되고, 제2 및 제3 제어 신호들(PCSLPB, PCSLEN)은 논리 하이로 된다. 제1 제어 신호(BANKB)가 논리 로우이면, 칼럼 제어부(511)의 PMOS 트랜지스터(611)가 온되므로 칼럼 제어부(511)로부터 내부 전원 전압(IVC)이 출력된다. 이 상태에서 제2 및 제2 제어 신호들(PCSLPB, PCSLEN)이 논리 하이이므로 풀업부(711)는 오프된다. 이 때, 칼럼 어드레스 비트들(Ac1, Ac2, Ac3)이 모두 논리 하이이면 디코딩부(721)가 온되므로 노드(N3)는 접지 전압(Vss) 레벨로 낮아진다. 만일 노드(N3)가 접지 전압(Vss) 레벨이면 래취부(731)는 오프되고 드라이버(741)는 온되므로 칼럼선택선(CSL0)은 내부 전원 전압(IVC) 레벨로 높아진다. 즉, 칼럼선택선(CSL0)이 활성화된다.
제1 칼럼 디코더(CD1)가 대기 상태로 되면 제1 제어 신호(BANKB)는 논리 하이로 되고, 제2 및 제3 제어 신호들(PCSLPB, PCSLEN)은 논리 로우로 된다. 제1 제어 신호(BANKB)가 논리 하이이면 칼럼 제어부(511)의 NMOS 트랜지스터(621)가 온되므로 칼럼 제어부(511)의 출력은 접지 전압(Vss) 레벨로 낮아진다. 제2 및 제3 제어 신호들(PCSLPB, PCSLEN)이 모두 논리 로우이므로 풀업부(711)는 온되고 디코딩부(721)는 칼럼 어드레스 비트들(Ac1, Ac2, Ac3)에 관계없이 오프되어 노드(N3)는 내부 전원 전압(IVC) 레벨로 높아진다. 노드(N3)가 내부 전원 전압(IVC) 레벨로 높아지면 래취부(731)는 온되고 드라이버(741)는 오프되므로 칼럼선택선(CSL0)은 접지 전압(Vss) 레벨로 낮아진다. 즉, 칼럼선택선(CSL0)은 비활성화된다. 래취부(731)가 온되므로 칼럼선택선(CSL0)은 계속 접지 전압(Vss) 레벨로 유지된다.
상술한 바와 같이 본 발명에 따르면, 제1 칼럼 디코더(CD1)의 대기 상태시 드라이버(741)에 구비되는 PMOS 트랜지스터(Q9)의 게이트에는 고 전압(VPP)이 인가되고, PMOS 트랜지스터(Q9)의 소오스와 드레인에는 모두 접지 전압(Vss)이 인가되므로 PMOS 트랜지스터(Q9)에는 누설 전류가 발생하지 않는다. 곧, 제1 및 제n 칼럼 디코더들(CD1∼CDN)에 누설 전류가 발생하지 않는다. 이와 같이, 대기 상태에서 제1 및 제n 칼럼 디코더들(CD1∼CDN)에 누설 전류가 발생하지 않음으로써 반도체 메모리 장치(101)의 전체적인 전력 소모는 대폭적으로 감소된다.
그런데, 본 발명에 따르면 반도체 메모리 장치(101)에 칼럼 제어부(511) 하나가 추가된다. 하지만, 칼럼 제어부(511)는 칼럼 디코더들(CD1∼CDn)의 수가 증가하더라도 하나만 필요하게 된다. 반도체 메모리 장치(101) 내에서 칼럼 제어부(511)가 차지하는 면적은 매우 적다. 따라서, 반도체 메모리 장치(101)의 메모리 집적도가 증가하더라도 칼럼 제어부(511)가 차지하는 면적은 증가하지 않기 때문에 칼럼 제어부(511)가 차지하는 면적은 반도체 메모리 장치(101)의 크기에 영향을 미치지 않는다.
도 2와 도 5에 도시된 회로는 메모리와 일반적인 로직 회로가 복합된 반도체 장치에도 적용될 수 있다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 저 전압을 내부 전원 전압으로써 이용하는 반도체 메모리 장치(101)에 있어서, 제1 및 제n 로우 디코더들(RD1∼RDn)과 제1 및 제n 칼럼 디코더들(CD1∼CDn)의 대기 상태에서 제1 및 제n 로우 디코더들(RD1∼RDn)의 드라이버들과 제1 및 제n 칼럼 디코더들(CD1∼CDn)의 드라이버들에 각각 구비되는 PMOS 트랜지스터의 소오스와 드레인에 접지 전압(Vss)이 동일하게 인가되므로써 제1 및 제n 로우 디코더들(RD1∼RDn)의 드라이버들과 제1 및 제n 칼럼 디코더들(CD1∼CDn)에는 누설 전류가 발생하지 않게 된다. 따라서, 반도체 메모리 장치(101)의 전체 전력 소모가 감소된다.

Claims (19)

  1. 다수개의 메모리 셀들을 구비하는 메모리 어레이와 상기 다수개의 메모리 셀들에 연결되는 다수개의 워드라인들을 구비하는 반도체 메모리 장치에 있어서,
    소정의 제어 신호에 응답하여 고 전압과 접지 전압 중 하나를 출력 신호로써 출력하는 로우 제어부; 및
    상기 로우 제어부에 각각 연결되며, 상기 출력 신호와 외부로부터 입력되는 로우 어드레스에 응답하여 상기 다수개의 워드라인들 중 대응되는 워드라인을 활성화시키는 다수개의 로우 디코더들을 구비하고,
    상기 다수개의 로우 디코더들의 정상 동작시 상기 로우 제어부는 상기 고 전압을 출력하고 상기 다수개의 로우 디코더들의 대기 상태시 상기 로우 제어부는 상기 접지 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 고 전압은
    외부로부터 상기 반도체 메모리 장치에 입력되는 전원 전압보다 더 높은 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 다수개의 로우 디코더들의 정상 동작시 상기 제어 신호는 논리 로우이고 상기 다수개의 로우 디코더들의 대기 상태시 상기 제어 신호는 논리 하이인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 저 전원 전압은 2.0볼트 이하인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 다수개의 로우 디코더들은 각각
    상기 로우 제어부에 연결되며 상기 출력 신호가 고 전압일 때 상기 고 전압을 출력하는 풀업부;
    상기 풀업부에 연결되며 상기 로우 어드레스를 입력하고 이들을 디코딩하는 디코딩부;
    상기 풀업부와 상기 디코딩부가 서로 연결된 노드에 연결되며 상기 노드가 제1 전압 레벨이면 상기 다수개의 워드라인들 중 대응되는 워드라인을 논리 로우로 래취시키는 래취부; 및
    상기 노드와 상기 로우 제어부에 연결되며 상기 노드가 제2 전압 레벨이면 상기 다수개의 워드라인들 중 대응되는 워드라인을 상기 고 전압으로 활성화시키고 상기 노드가 상기 제1 전압 레벨이면 상기 워드라인을 비활성화시키며 상기 로우 제어부의 출력단에 입력단이 접속되는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 전압 레벨은 고 전압 레벨이고 상기 제2 전압 레벨은 접지 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 다수개의 로우 디코더들은 각각
    상기 출력 신호에 의해 게이팅되며 드레인에 상기 고 전압이 인가되는 제1 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 연결되며 상기 로우 어드레스에 의해 게이팅되어 상기 제1 PMOS 트랜지스터의 드레인을 접지 전압 레벨로 다운시키는 다수개의 직렬 연결된 NMOS 트랜지스터들;
    상기 제1 PMOS 트랜지스터의 드레인에 연결되며 상기 제1 PMOS 트랜지스터의 드레인에 고 전압이 발생하면 상기 다수개의 워드라인들 중 대응되는 워드라인을 접지 전압 레벨로 래취시키는 래취부; 및
    상기 제1 PMOS 트랜지스터의 드레인과 상기 로우 제어부에 연결되며 상기 제1 PMOS 트랜지스터의 드레인이 접지 전압 레벨이면 온되어 상기 출력 신호를 상기 다수개의 워드라인들 중 대응되는 워드라인으로 전달하고 상기 제1 PMOS 트랜지스터의 드레인이 고 전압 레벨이면 오프되는 제2 PMOS 트랜지스터를 구비하고,
    상기 제2 PMOS 트랜지스터가 오프될 때 상기 제2 PMOS 트랜지스터의 소오스와 드레인에는 접지 전압이 동일하게 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제2 PMOS 트랜지스터의 문턱 전압은 0.4볼트 이하인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 로우 제어부와 상기 다수개의 로우 디코더들은 메모리와 일반적인 로직 회로가 복합된 반도체 장치에도 적용되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 다수개의 메모리 셀들을 구비하는 메모리 어레이와 상기 다수개의 메모리 셀들에 연결되는 다수개의 비트라인쌍들과 상기 비트라인쌍들의 전압을 감지 및 증폭하는 다수개의 감지 증폭기들과 상기 다수개의 감지 증폭기들로부터 출력되는 데이터를 외부로 전달하는 입출력선쌍들 및 상기 데이터를 선택적으로 상기 입출력선쌍들로 전달되게하는 다수개의 칼럼선택선들을 구비하는 반도체 메모리 장치에 있어서,
    소정의 제1 제어 신호에 응답하여 내부 전원 전압과 접지 전압 중 하나를 출력 신호로써 출력하는 칼럼 제어부; 및
    상기 칼럼 제어부에 연결되며, 상기 출력 신호와 외부로부터 입력되는 칼럼 어드레스 및 외부로부터 입력되는 적어도 하나의 제2 제어 신호에 응답하여 상기 다수개의 칼럼선택선들 중 대응되는 칼럼선택선을 활성화시키는 다수개의 칼럼 디코더들을 구비하고,
    상기 다수개의 칼럼 디코더들이 정상 동작시 상기 칼럼 제어부는 내부 전원 전압을 출력하고 상기 다수개의 칼럼 디코더들이 대기 상태시 상기 칼럼 제어부는 접지 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 다수개의 칼럼 디코더들이 정상 동작시 상기 제1 제어 신호는 논리 로우이고 상기 다수개의 칼럼 디코더들이 대기 상태시 상기 제1 제어 신호는 논리 하이인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 저 전원 전압은 2.0볼트 이하인 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 다수개의 칼럼 디코더들은 각각
    상기 적어도 하나의 제2 제어 신호를 입력하고 상기 적어도 하나의 제2 제어 신호가 인에이블되면 상기 내부 전원 전압을 출력하는 풀업부;
    상기 풀업부의 출력단에 연결되며 상기 칼럼 어드레스가 인에이블되면 상기 풀업부의 출력단을 접지 전압 레벨로 다운시키는 디코딩부;
    상기 풀업부의 출력단에 연결되며 상기 다수개의 칼럼 디코더들의 대기 상태시 상기 대응되는 칼럼선택선을 접지 전압 레벨로 래취시키는 래취부; 및
    상기 풀업부의 출력단과 상기 제어부에 연결되며 상기 다수개의 칼럼 디코더들의 정상 동작시 상기 대응되는 칼럼선택선을 활성화시키는 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 적어도 하나의 제2 제어 신호는 논리 로우일 때 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서, 상기 다수개의 칼럼 디코더들은 각각
    상기 적어도 하나의 제2 제어 신호가 인에이블되면 게이팅되어 내부 전원 전압을 출력하는 적어도 하나의 제1 PMOS 트랜지스터;
    상기 적어도 하나의 제1 PMOS 트랜지스터의 드레인과 접지 전압 사이에 연결되며 상기 칼럼 어드레스가 인에이블되면 게이팅되어 상기 적어도 하나의 제1 PMOS 트랜지스터의 드레인을 접지 전압 레벨로 다운시키는 다수개의 직렬 연결된 NMOS 트랜지스터들;
    상기 적어도 하나의 제1 PMOS 트랜지스터의 드레인에 연결되며 상기 적어도 하나의 제1 PMOS 트랜지스터의 드레인에서 상기 내부 전원 전압이 발생하면 온되어 상기 대응되는 칼럼선택선을 접지 전압 레벨로 유지시키는 래취부; 및
    상기 적어도 하나의 제1 PMOS 트랜지스터의 드레인에 연결되며 상기 적어도 하나의 제1 PMOS 트랜지스터의 드레인이 접지 전압 레벨로 낮아지면 온되어 대응되는 칼럼선택선을 상기 내부 전원 전압 레벨로 활성화시키는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 적어도 하나의 제2 제어 신호는 논리 로우일 때 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 제2 PMOS 트랜지스터의 문턱 전압은 0.4볼트 이하인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제15항에 있어서, 상기 디코딩부는 상기 제2 제어 신호를 더 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제10항에 있어서, 상기 칼럼 제어부와 상기 다수개의 칼럼 디코더들은 메모리와 로직 회로가 복합된 반도체 장치에도 적용되는 것을 특징으로 하는 반도체 메모리 장치.
KR1019990016347A 1999-05-07 1999-05-07 대기 상태시 누설전류가 발생되지 않는 로우 디코더들 및 칼럼디코더들을 갖는 반도체 메모리장치 KR100311041B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564987B1 (ko) * 1999-12-27 2006-03-28 주식회사 하이닉스반도체 플래시 메모리의 로우 디코더

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512705B1 (en) * 2001-11-21 2003-01-28 Micron Technology, Inc. Method and apparatus for standby power reduction in semiconductor devices
US6909660B2 (en) * 2003-09-26 2005-06-21 Infineon Technologies North America Corp. Random access memory having driver for reduced leakage current
US7548484B2 (en) * 2005-09-29 2009-06-16 Hynix Semiconductor Inc. Semiconductor memory device having column decoder
US7440354B2 (en) * 2006-05-15 2008-10-21 Freescale Semiconductor, Inc. Memory with level shifting word line driver and method thereof
KR100772110B1 (ko) * 2006-06-30 2007-11-01 주식회사 하이닉스반도체 로우 어드레스 제어 장치
KR100825012B1 (ko) * 2006-09-28 2008-04-24 주식회사 하이닉스반도체 저전력 소모를 위한 컬럼 디코더
US8107308B2 (en) * 2009-01-13 2012-01-31 Samsung Electronics Co., Ltd. Semiconductor memory device
TWI399758B (zh) * 2009-01-23 2013-06-21 Elite Semiconductor Esmt 字線解碼器電路
KR20130132044A (ko) 2012-05-25 2013-12-04 에스케이하이닉스 주식회사 컬럼 선택 신호 생성 회로
KR101974371B1 (ko) 2012-12-21 2019-05-02 에스케이하이닉스 주식회사 반도체 메모리 장치의 드라이버

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2835215B2 (ja) * 1991-07-25 1998-12-14 株式会社東芝 不揮発性半導体記憶装置
JPH0684355A (ja) * 1992-07-15 1994-03-25 Kawasaki Steel Corp 低電圧駆動半導体メモリ
JP2752304B2 (ja) * 1992-10-21 1998-05-18 株式会社東芝 半導体記憶装置
JP3337564B2 (ja) * 1994-09-16 2002-10-21 松下電器産業株式会社 半導体記憶装置
JP3192106B2 (ja) * 1997-02-21 2001-07-23 株式会社日立製作所 半導体集積回路
JPH1139872A (ja) * 1997-05-19 1999-02-12 Fujitsu Ltd ダイナミックｒａｍ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564987B1 (ko) * 1999-12-27 2006-03-28 주식회사 하이닉스반도체 플래시 메모리의 로우 디코더

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