KR20000044907A - Fabrication method of gate word lines for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 게이트 워드 라인 형성 방법에 관한 것으로, 특히 반도체 소자의 게이트 워드 라인으로 이용되는 금속 게이트 워드 라인을 형성하기 위한 다마신(damascene) 공정에 있어서, 오존(O3)과 불산(HF)의 혼합 가스를 이용하여 층간 절연막의 손실을 최소화하면서 폴리실리콘 게이트 워드 라인을 제거한 후, 금속층을 증착 하여 금속 게이트 워드 라인을 형성하므로써, 기존의 다마신 공정을 이용한 금속 게이트 워드 라인 형성 공정시 폴리실리콘의 식각 공정을 습식 식각법이나 플라즈마 건식 식각법을 적용할 때 발생되는 식각 공정의 어려움을 해결할 수 있는 반도체 소자의 게이트 워드 라인 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate word line of a semiconductor device. In particular, in a damascene process for forming a metal gate word line used as a gate word line of a semiconductor device, ozone (O 3 ) and hydrofluoric acid ( By removing the polysilicon gate word line while minimizing the loss of the interlayer insulating film by using the mixed gas of HF), and depositing the metal layer to form the metal gate word line, the metal gate word line forming process using the conventional damascene process The present invention relates to a method of forming a gate word line of a semiconductor device capable of solving the difficulty of an etching process generated when a wet etching method or a plasma dry etching method is applied to an polysilicon etching process.
일반적으로, 반도체 소자의 워드 라인(게이트 전극)은 도핑된 다결정실리콘을 사용하거나 전극의 비저항을 낮추기 위하여 텅스텐실리사이드(WSix)와 다결정실리콘의 이층 구조를 사용하고 있다. 그러나, 텅스텐 실리사이드 박막의 비저항은 약 100μΩ-cm으로 여전히 큰 비저항을 나타내고 있어, 1G DRAM 이상의 소자에 적용되는 가는 선폭에서 고속으로 동작하는 소자를 얻기 위해서는 워드 라인의 저항을 더욱 감소시켜야 한다. 따라서, 비저항이 약 13 ∼ 18μΩ-cm(C54 phase)인 타이타늄실리사이드(TiSi2) 또는 텅스텐(W)으로 워드 라인을 형성하고 있다. 이와 같이 워드 라인을 금속 폴리사이드 구조로 형성하여 반도체 소자의 초고집적화 및 고속화를 실현하고 있으나, 금속 폴리사이드 구조의 워드 라인은 금속을 이용하는 워드 라인의 저항보다 높다는 단점이 있다.In general, a word line (gate electrode) of a semiconductor device uses a doped polysilicon or a two-layer structure of tungsten silicide (WSi x ) and polysilicon to reduce the resistivity of the electrode. However, the specific resistance of the tungsten silicide thin film is still about 100 μΩ-cm, so that the resistivity of the word line must be further reduced in order to obtain a device that operates at high speed at a thin line width applied to devices of 1G DRAM or more. Therefore, a word line is formed of titanium silicide (TiSi 2 ) or tungsten (W) having a specific resistance of about 13 to 18 μΩ-cm (C54 phase). Although the word line is formed of a metal polyside structure as described above, ultra high integration and high speed of a semiconductor device are realized. However, a word line having a metal polyside structure has a disadvantage of being higher than the resistance of a word line using metal.
종래 다마신 공정을 이용하여 금속 게이트 워드 라인을 형성하는 공정은 금속층 증착 전에 폴리실리콘의 식각 공정에 있어서, 폴리 에쳔트(poly etchant)로 사용되는 습식 케미컬(wet chemical)이나 플라즈마(plasma)를 이용하는 건식 식각 방법을 이용하였다. 그러나, 습식 케미컬의 경우 폴리실리콘의 층간 절연막으로 이용되는 실리콘 산화막과 식각 선택비가 낮아 집적도가 낮은 소자의 제조 공정에 있어서는 큰 문제가 되지 않았으나, 집적도가 높아지는 현 상황에 있어서는 소량의 층간 절연막 손실도 게이트 전극 선폭이 달라지는 문제가 될 수 있으며, 습식 케미컬의 농도 및 배합비에 따라서 식각율의 차이가 심하여 공정이 불안정하며, 또한 별도의 린스(rinse) 공정 및 건조 공정이 필요하고, 이러한 공정 후에 워트 마크(water mark)와 같은 결함(defect)이 발생할 우려가 있다. 또한 플라즈마를 이용한 건식 식각 방법에 있어서는 실리콘과 실리콘 산화막과의 식각 선택비가 낮다는 문제가 있으며, 폴리실리콘의 식각 공정시 정확한 식각양의 제어가 어렵고, 따라서 과도한 식각 공정이 진행될 경우 게이트 산화막 및 게이트 산화막 아래의 반도체 기판 영역에 플라즈마에 의한 결함층을 유발하여 소자의 특성을 저하시키는 등의 문제가 발생한다.In the process of forming a metal gate word line using a conventional damascene process, a wet chemical or plasma used as a poly etchant is used in an etching process of polysilicon before deposition of a metal layer. Dry etching method was used. However, in the case of the wet chemical, the silicon oxide film used as the interlayer insulating film of polysilicon and the etching selectivity are low, so it is not a big problem in the manufacturing process of the low integration device. The line width of the electrode may be different, and the etching rate may vary depending on the concentration and the mixing ratio of the wet chemical, and thus, the process may be unstable, and a separate rinse and drying process may be required. There is a fear that a defect such as a water mark may occur. In addition, in the dry etching method using plasma, there is a problem that the etching selectivity between silicon and the silicon oxide film is low, and it is difficult to control the precise etching amount during the etching process of polysilicon, and thus, when the etching process is excessive, the gate oxide film and the gate oxide film are Problems such as deterioration of device characteristics occur by causing a defect layer caused by plasma in the semiconductor substrate region below.
따라서, 본 발명은 실리콘 산화막과 폴리실리콘과의 식각 선택비가 크고, 식각율의 변동이 없어 식각율 제어가 용이하며, 습식 케미컬이 아닌 건식 케미컬을 사용하여 상기한 문제점을 해결하므로써, 소자의 특성을 향상시킬 뿐만 아니라 소자의 신뢰성 및 공정 안정성을 확보할 수 있는 반도체 소자의 게이트 워드 라인 형성 방법을 제공함에 그 목적이 있다.Therefore, the present invention has a large etching selectivity between the silicon oxide film and polysilicon, the etching rate is not easily controlled because there is no change in the etching rate, and the characteristics of the device are solved by solving the above problems by using dry chemical rather than wet chemical. It is an object of the present invention to provide a gate word line forming method of a semiconductor device capable of improving the reliability and process stability of the device.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 워드 라인 형성 방법은 반도체 기판 상에 제 1 게이트 산화막을 형성하고, 상기 제 1 게이트 산화막 상에 절연막 스페이서를 갖는 폴리실리콘 게이트 워드 라인을 형성하는 단계; 상기 폴리실리콘 게이트 워드 라인을 포함한 전체 구조상에 층간 절연막을 형성한 후, 화학 기계적 연마 공정으로 연마하여 상기 폴리실리콘 게이트 워드 라인의 표면과 평탄하게 되도록 하는 단계; 오존과 불산의 혼합 가스를 이용한 식각 공정으로 상기 폴리실리콘 게이트 워드 라인을 제거하여 트랜치를 형성하는 단계; 상기 트랜치의 저면에 노출된 상기 제 1 게이트 산화막을 세정 공정으로 제거한 후, 제 2 게이트 산화막을 형성하는 단계; 및 상기 트랜치를 포함한 평탄화된 층간 절연막 상에 금속층을 형성한 후, 화학 기계적 연마 공정으로 연마하여 상기 트랜치 내에 금속 게이트 워드 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.A method of forming a gate word line of a semiconductor device of the present invention for achieving the above object is to form a first gate oxide film on a semiconductor substrate, and forming a polysilicon gate word line having an insulating film spacer on the first gate oxide film ; Forming an interlayer insulating film on the entire structure including the polysilicon gate word line, and then polishing it by a chemical mechanical polishing process to make it flat with the surface of the polysilicon gate word line; Forming a trench by removing the polysilicon gate word line by an etching process using a mixed gas of ozone and hydrofluoric acid; Removing the first gate oxide film exposed on the bottom of the trench by a cleaning process, and then forming a second gate oxide film; And forming a metal layer on the planarized interlayer insulating film including the trench, followed by polishing by a chemical mechanical polishing process to form a metal gate word line in the trench.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 게이트 워드 라인 형성 방법을 설명하기 위한 소자의 단면도.1A to 1F are cross-sectional views of devices for explaining a gate word line forming method of a semiconductor device according to an embodiment of the present invention.
도 2a는 오존과 불산의 혼합 가스에 초순수증기의 주입이 없는 상태에서 실리콘과 실리콘 산화막의 식각량을 비교한 그래프.Figure 2a is a graph comparing the etching amount of silicon and silicon oxide film in the state without the injection of ultrapure water in the mixed gas of ozone and hydrofluoric acid.
도 2b는 초순수증기의 주입 유무에 따른 도핑된 산화막의 식각율을 나타낸 그래프.Figure 2b is a graph showing the etching rate of the doped oxide film with or without the injection of ultrapure steam.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 반도체 기판 12: 제 1 게이트 산화막11: semiconductor substrate 12: first gate oxide film
12A: 제 2 게이트 산화막 13: 폴리실리콘 게이트 워드 라인12A: second gate oxide film 13: polysilicon gate word line
14: 절연막 스페이서 15: 층간 절연막14: insulating film spacer 15: interlayer insulating film
15A: 평탄화된 층간 절연막 16: 트랜치15A: planarized interlayer dielectric 16: trench
17: 금속층 170: 금속 게이트 워드 라인17: metal layer 170: metal gate word line
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 게이트 워드 라인 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1F are cross-sectional views of devices for describing a gate word line forming method of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 웰 및 필드 산화막이 형성된 반도체 기판(11) 표면상에 제 1 게이트 산화막(12)을 형성하고, 제 1 게이트 산화막(12) 상에 폴리실리콘으로 게이트 워드 라인(13)을 형성한다. 폴리실리콘 게이트 워드 라인(13)의 측벽에 절연막 스페이서(14)를 형성한다.Referring to FIG. 1A, a first gate oxide layer 12 is formed on a surface of a semiconductor substrate 11 on which well and field oxide layers are formed, and a gate word line 13 is formed of polysilicon on the first gate oxide layer 12. Form. The insulating film spacer 14 is formed on the sidewall of the polysilicon gate word line 13.
상기에서, 폴리실리콘 게이트 워드 라인(13)은 불순물이 도핑된 폴리실리콘을 1500 ∼ 2000Å의 두께로 증착한 후 패터닝 하여 형성된다. 절연막 스페이서(14)는 MTO 등의 실리콘 산화막이나 실리콘 질화막을 500 ∼ 1000Å의 두께로 증착한 후, 전면 식각 공정으로 형성된다.In the above description, the polysilicon gate word line 13 is formed by depositing polysilicon doped with impurities to a thickness of 1500 to 2000 GPa and then patterning. The insulating film spacers 14 are formed by depositing a silicon oxide film or silicon nitride film such as MTO to a thickness of 500 to 1000 GPa, and then formed by a front etching process.
도 1b를 참조하면, 폴리실리콘 게이트 워드 라인(13)을 포함한 전체 구조상에 층간 절연막(15)을 형성한다.Referring to FIG. 1B, an interlayer insulating layer 15 is formed on the entire structure including the polysilicon gate word line 13.
상기에서, 층간 절연막(15)은 고밀도 플라즈마 산화막(HDP-oxide film) 혹은 TEOS 막과 같은 막질이 우수한 실리콘 산화막을 이용하여 폴리실리콘 게이트 워드 라인(13)의 높이 이상의 두께로 예를 들어, 2500 ∼ 3000Å의 두께로 증착 하여 형성한다.In the above description, the interlayer insulating layer 15 may be formed to have a thickness greater than or equal to the height of the polysilicon gate word line 13 by using a silicon oxide film having excellent film quality such as a high density plasma oxide film (HDP-oxide film) or a TEOS film. It is formed by depositing a thickness of 3000Å.
도 1c를 참조하면, 층간 절연막(15)을 화학 기계적 연마(CMP) 공정으로 연마하여 폴리실리콘 게이트 워드 라인(13)의 표면과 평탄하게 되도록 하여 평탄화된 층간 절연막(15A)이 형성된다.Referring to FIG. 1C, the interlayer insulating layer 15 is polished by a chemical mechanical polishing (CMP) process to be flat with the surface of the polysilicon gate word line 13 to form a planarized interlayer insulating layer 15A.
도 1d를 참조하면, 오존(O3)과 불산(HF)의 혼합 가스를 이용하여 평탄화된 층간 절연막(15A)의 손실을 최소화하면서 폴리실리콘 게이트 워드 라인(13)을 제거하여 트랜치(16)를 형성한다. 트랜치(16)의 저면에 노출된 제 1 게이트 산화막(12)을 세정 공정으로 제거한 후, 제 2 게이트 산화막(12A)을 형성한다.Referring to FIG. 1D, the trench 16 is removed by removing the polysilicon gate word line 13 while minimizing the loss of the planarized interlayer insulating layer 15A using a mixed gas of ozone (O 3 ) and hydrofluoric acid (HF). Form. After the first gate oxide film 12 exposed on the bottom surface of the trench 16 is removed by a cleaning process, a second gate oxide film 12A is formed.
상기에서, 오존(O3)과 불산(HF)의 혼합 가스는 무수의 오존 가스와 무수의 불산 가스를 이용하며, 오존 가스는 3 ∼ 5 lpm(liter per minute)의 유속으로, 불산 가스는 150 ∼ 200 sccm(standard cubic centimeter per minute)의 유속으로 흘려준다.In the above, the mixed gas of ozone (O 3 ) and hydrofluoric acid (HF) uses anhydrous ozone gas and anhydrous hydrofluoric acid gas, ozone gas at a flow rate of 3 to 5 lpm (liter per minute), hydrofluoric acid gas 150 Flow rate is ~ 200 sccm (standard cubic centimeter per minute).
도 1e를 참조하면, 트랜치(16)를 포함한 평탄화된 층간 절연막(15A) 상에 트랜치(16)가 충분히 매립되는 금속층(17)을 형성한다.Referring to FIG. 1E, a metal layer 17 is formed on the planarized interlayer insulating film 15A including the trench 16 to sufficiently fill the trench 16.
상기 금속층(17)은 텅스텐(W) 혹은 텅스텐나이트라이드(WN) 등의 금속을 증착 하여 형성된다.The metal layer 17 is formed by depositing a metal such as tungsten (W) or tungsten nitride (WN).
도 1f를 참조하면, 금속층(17)을 평탄화된 층간 절연막(15A)의 표면과 평탄하게 되도록 화학 기계적 연마(CMP) 공정으로 연마하여 트랜치(16) 내에 금속 게이트 워드 라인(170)을 형성한다.Referring to FIG. 1F, the metal layer 17 is polished by a chemical mechanical polishing (CMP) process so as to be flat with the surface of the planarized interlayer insulating layer 15A to form a metal gate word line 170 in the trench 16.
한편, 오존(O3)과 불산(HF)의 혼합 가스를 이용하여 폴리실리콘 게이트 워드 라인(13)을 제거할 때, 완전히 제거하지 않고 500 ∼ 700Å의 두께만을 남기고, 이후의 공정을 진행하여 트랜치(16) 내에 금속 게이트 워드 라인(170)을 형성할 수 있다. 이 경우 제 2 게이트 산화막(12A)을 형성하지 않고 최초 형성된 제 1 게이트 산화막(12)을 금속 게이트 워드 라인(170)의 게이트 산화막으로 사용할 수 있다.On the other hand, when the polysilicon gate word line 13 is removed by using a mixed gas of ozone (O 3 ) and hydrofluoric acid (HF), only the thickness of 500 to 700 kPa is left without being completely removed, and the subsequent process proceeds to the trench. A metal gate word line 170 may be formed in 16. In this case, the first gate oxide film 12 formed without forming the second gate oxide film 12A may be used as the gate oxide film of the metal gate word line 170.
도 2a는 오존(O3)과 불산(HF)의 혼합 가스에 초순수증기의 주입이 없는 상태에서 실리콘(폴리실리콘, 도핑된 폴리실리콘)과 실리콘 산화막의 식각량을 비교한 그래프이고, 도 2b는 초순수증기의 주입 유무에 따른 도핑된 산화막(BPSG, PSG)의 식각율을 나타낸 그래프이다. 오존(O3)과 불산(HF)의 혼합 가스에 초순수증기(H2O vapor)의 주입 유무에 따라 폴리실리콘과 실리콘 산화막을 식각 하였을 때 식각량을 비교한 결과는 도 2a의 그래프와 같다. 즉, 초순수증기를 유입시키지 않고 식각을 진행하였을 때 실리콘 산화막의 식각은 거의 없는 반면에 불순물이 도핑된 폴리실리콘의 식각양은 크기 때문에 식각 선택비가 크게 나타난다. 이것은 실리콘 산화막의 식각 반응에 있어서는 오존 가스의 영향은 없고 불산 가스와 초순수증기에 의하여 식각 반응이 진행하나 초순수증기가 존재하지 않는 경우에는 실리콘 산화막의 식각 반응은 거의 일어나지 않는다. 반면에 실리콘의 식각 반응은 오존 가스의 실리콘 산화 반응에 의한 실리콘 산화막 형성과 불산 가스와 초순수증기에 의한 실리콘 산화막의 식각 반응으로 실리콘이 식각 된다. 그러나 초순수증기를 주입하지 않게 될 때 오존 가스에 의하여 형성된 실리콘 산화막도 식각이 어려워지는데, 오존 가스에 의하여 형성된 실리콘 산화막은 구조가 치밀하지 않기 때문에 증착 혹은 열산화공정에 의한 산화막보다 식각이 용이하며, 또한 도핑된 실리콘의 경우에서는 도핑 인자의 존재로 실리콘의 산화막 형성이 용이하고 이경우의 실리콘 산화막은 도핑된 산화막으로써 도 2b의 그래프에 나타난 바와 같이 초순수증기가 없어도 불산 가스에 의한 식각율이 매우 빠르기 때문에 결국 도핑된 폴리실리콘의 식각량이 많게 된다. 이러한 원리를 이용한 본 발명은 금속 게이트 워드 라인 형성전 도핑된 폴리실리콘의 식각 공정에 있어서 층간 절연막인 실리콘 산화막의 손실은 물론 폴리실리콘 아래의 게이트 산화막의 손실도 거의 없이 폴리실리콘을 식각할 수 있으며, 실온 대기압에서의 공정 조건으로 결함층 유발의 우려도 없다. 식각량 식각량FIG. 2A is a graph comparing the etching amount of silicon (polysilicon, doped polysilicon) and silicon oxide film in a state where ultrapure steam is not injected into a mixed gas of ozone (O 3 ) and hydrofluoric acid (HF), and FIG. It is a graph showing the etching rate of the doped oxide film (BPSG, PSG) with or without the injection of ultrapure steam. The result of comparing the etching amount when the polysilicon and the silicon oxide film is etched according to the presence of the injection of ultrapure water vapor (H 2 O vapor) into the mixed gas of ozone (O 3 ) and hydrofluoric acid (HF) is shown in the graph of FIG. 2A. That is, when etching is performed without introducing ultrapure steam, the silicon oxide film is hardly etched while the etching selectivity of the polysilicon doped with impurities is large because the etching amount is large. This is because the etching reaction of the silicon oxide film has no influence of ozone gas and the etching reaction proceeds by hydrofluoric acid gas and ultrapure water vapor, but when the ultrapure water vapor is not present, the etching reaction of the silicon oxide film hardly occurs. On the other hand, the silicon etching reaction is performed by forming silicon oxide film by the silicon oxide reaction of ozone gas and etching the silicon oxide film by the hydrofluoric acid gas and ultrapure steam. However, when the ultra pure water is not injected, the silicon oxide film formed by the ozone gas also becomes difficult to etch. Since the silicon oxide film formed by the ozone gas is not dense, it is easier to etch than the oxide film formed by the deposition or thermal oxidation process. In addition, in the case of doped silicon, it is easy to form an oxide film of silicon due to the presence of a doping factor, and in this case, the silicon oxide film is a doped oxide film, and as shown in the graph of FIG. As a result, the etching amount of the doped polysilicon becomes large. According to the present invention using this principle, polysilicon can be etched with little loss of the silicon oxide film as an interlayer insulating film as well as the loss of the gate oxide film under polysilicon in the etching process of the doped polysilicon before forming the metal gate word line. Process conditions at room temperature and atmospheric pressure do not cause the formation of a defect layer. Etch Amount Etch Amount
상술한 바와 같이, 본 발명은 실리콘 산화막과 실리콘의 식각 선택비가 큰 오존 가스와 불산 가스의 혼합 가스를 이용하여 폴리실리콘을 식각하므로써, 습식 식각에 비하여 실리콘 산화막의 손실이 적기 때문에 원하는 사이즈(size)의 형상을 얻을 수 있으며, 습식 식각 공정에 비하여 공정시간이 단축되는 것은 물론 가스 케미컬을 이용하므로 케미컬의 소비량과 배출량이 현격하게 감소하여 경제적이고 환경적으로도 유리하며, 또한 실온 및 대기압에서 진행하므로 플라즈마 공정 등에 의한 손상(damage)이 없다.As described above, according to the present invention, since polysilicon is etched using a mixture gas of ozone gas and fluorine gas having a large etching selectivity ratio between silicon oxide film and silicon, the silicon oxide film has less loss than that of wet etching. In addition, the process time can be shortened compared to the wet etching process, and the gas chemical is used, which significantly reduces the consumption and emission of the chemical, which is economically and environmentally advantageous, and also proceeds at room temperature and atmospheric pressure. There is no damage by the plasma process or the like.
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