KR20000043886A - 멀티 비트 플래쉬 메모리 셀, 그 제조 방법 및 구동 방법 - Google Patents
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Abstract
본 발명은 멀티 비트 플래쉬 메모리 셀, 그 제조 방법 및 구동 방법에 관한 것이다.
본 발명에서는 채널 상부에 서로 다른 문턱 전압을 가지는 두 개의 플로팅 게이트와 그 상부에 콘트롤 게이트를 형성하여, 두 플로팅 게이트의 프로그램 및 소거 정도와 콘트롤 게이트의 바이어스 조합으로 서로 다른 포화 전류를 얻고, 이를 통해 적은 수의 셀로도 많은 서로 다른 상태를 얻을 수 있어 집적도를 향상시킬 수 있다.
Description
본 발명은 멀티 비트 플래쉬 메모리 셀(multi bit flash memory cell), 그 제조 방법 및 구동 방법에 관한 것으로, 특히 2개의 플로팅 게이트의 문턱 전압을 이용하여 서로 다른 포화 전류값을 가지는 멀티 비트 플래쉬 메모리 셀, 제조 방법 및 그 구동 방법에 관한 것이다.
현재 플래쉬 메모리 소자의 대중화를 가로막고 있는 가장 큰 문제점은 단위 정보량당 비용이 크다는 것이다. 이와 같은 문제를 해결하기 위해서는 셀의 고집적화가 필수적이며 이를 위해 많은 연구가 진행중이다. 그러나 플래쉬 메모리 소자는 그 구조가 DRAM에 비해 상대적으로 복잡하므로 고집적화에 많은 어려움이 따르게 된다.
따라서, 본 발명은 간단한 구조를 가지면서도 적은 수의 셀로도 다수의 서로 다른 상태를 얻을 수 있는 멀티 비트 플래쉬 메모리 셀, 그 제조 방법 및 구동 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 멀티 비트 플래쉬 메모리 셀은 반도체 기판과, 상기 반도체 기판 상부의 선택된 영역에 형성되며, 제 1 터널 산화막에 의해 상기 반도체 기판과 절연되도록 형성된 제 1 플로팅 게이트와, 상기 반도체 기판 상부의 선택된 영역에 형성되며, 제 2 터널 산화막에 의해 상기 반도체 기판과 절연되며, 스페이서에 의해 상기 제 1 플로팅 게이트와 절연되도록 형성된 제 2 플로팅 게이트와, 상기 제 1 및 제 2 플로팅 게이트 상부에 형성되며, 유전체막에 의해 상기 제 1 및 제 2 플로팅 게이트와 절연되도록 형성된 콘트롤 게이트와, 상기 제 1 및 제 2 플로팅 게이트의 양측 종단에 의해 자기정렬적으로 형성된 소오스 및 드레인을 포함하여 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 제조 방법은 반도체 기판 상부에 제 1 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하여 제 1 플로팅 게이트를 형성하는 단계와, 상기 패터닝된 제 1 폴리실리콘막의 측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 제 2 터널 산화막 및 제 2 폴리실리콘막을 형성한 후 패터닝하여 제 2 플로팅 게이트를 형성하는 단계와, 전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 순차적으로 형성한 후 패터닝하여 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트를 마스크로 자기 정렬적인 이온 주입 공정에 의해 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
한편, 상술한 목적을 달성하기 위한 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 구동 방법은 본 발명에 따른 플래쉬 메모리 셀에서 상기 플로팅 게이트의 종단에 의해 자기정렬적으로 형성된 드레인 사이의 전압차에 의한 F-N 터널링을 이용하여 각각의 제 1 플로팅 게이트, 제 2 플로팅 게이트 또는 제 1 플로팅 게이트와 제 2 플로팅 게이트 모두 프로그램할 수 있으며, 이의 결과 제 1 또는 제 2 플로팅 게이트의 서로 다른 전위를 이용한 핫 캐리어 인젝션에 의해 제 2 또는 제 1 플로팅 게이트의 문턱 전압을 다양하게 구현하여 2가지 이상의 상태를 저장할 수 있는 것을 특징으로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 제 1 터널 산화막
13 : 제 1 폴리실리콘막 14 : 스페이서
15 : 제 2 터널 산화막 16 : 제 2 폴리실리콘막
17 : 유전체막 18 : 제 3 폴리실리콘막
19 : 소오스 20 : 드레인
본 발명에서는 5가지 상태가 가능한 셀로써 실제적으로는 집적도를 크게 향상시키는 효과를 얻고자 한다. 예를 들면 16가지의 서로 다른 상태를 얻기 위해 종래에는 4개의 셀이 필요하지만, 본 발명으로는 2개의 셀로서 25가지의 서로 다른 상태를 얻을 수 있다.
본 발명에 적용되는 기술적 원리는 다음과 같다.
트랜지스터의 포화 전류는 그 문턱 전압에 따라 변화한다. 따라서 문턱 전압을 변화시킬 수 있으면 서로 다른 포화 전류를 얻을 수 있고 이를 서로 다른 상태로 이용할 수 있다.
본 발명에서는 채널 상부에 서로 다른 문턱 전압을 가지는 두 개의 플로팅 게이트와 그 상부에 콘트롤 게이트를 형성하여, 두 플로팅 게이트의 프로그램 및 소거 정도와 콘트롤 게이트의 바이어스 조합으로 서로 다른 포화 전류를 얻는다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명에 따른 멀티 비트 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 제 1 터널 산화막(12)을 형성한 후 제 1 폴리실리콘막(13)을 형성한다. 제 1 폴리실리콘막(13) 및 제 1 터널 산화막(12)을 형성하고자 하는 제 1 플로팅 게이트의 폭으로 식각한다. 전체 구조 상부에 절연막을 형성한 후 스페이서 식각을 실시하여 제 1 폴리실리콘막(13)측벽에 스페이서(14)를 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 제 2 터널 산화막(15)을 형성한 후 제 2 폴리실리콘막(16)을 형성한다. 이 공정에 의해 제 2 터널 산화막(15)은 제 1 폴리실리콘막(13) 및 반도체 기판(11) 상부에 형성된다. 제 2 폴리실리콘막(16)을 형성하고자 하는 제 2 플로팅 게이트의 폭으로 식각한다. 이때, 제 2 폴리실리콘막(16)은 스페이서(14)를 통해 제 1 폴리실리콘막(13) 상부에 소정의 폭으로 오버랩된다.
도 1(c)를 참조하면, 전체 구조 상부에 유전체막(17)을 형성한 후 제 3 폴리실리콘막(18)을 형성한다. 제 3 폴리실리콘막(18), 유전체막(17), 제 2 폴리실리콘막(16) 및 터널 산화막을 패터닝하여 콘트롤 게이트, 제 1 및 제 2 플로팅 게이트가 적층된 스택 게이트 구조를 형성한다.
도 1(d)는 형성된 콘트롤 게이트 및 플로팅 게이트를 마스크로 셀 소오스/드레인 이온 주입 공정을 자기정렬 방식으로 실시하여 소오스(19) 및 드레인(20)을 형성한다.
상기와 같은 방법으로 제조되는 멀티 비트 플래쉬 메모리 셀의 구동 방법을 설명하면 다음과 같다.
1. 프로그램 및 소거
프로그램시에는 F-N 터널링과 핫 캐리어 인젝션을 조합하여 실행한다. 즉 트레인쪽 플로팅 게이트의 프로그램 또는 소거 여부에 따라 제 1 플로팅 게이트(소오스쪽 플로팅 게이트)에 주입되는 핫 캐리어의 양이 달라지므로 서로 다른 문턱 전압을 가지게 된다.
| 문턱전압 | 전하량 | 제 1 단계(F-N 터널링) | 제 2 단계(핫 캐리어 인젝션) | 제 3 단계(F-N 터널링) | ||||||||||
| FG 1 | FG 2 | VG | VD | VS | VB | VG | VD | VS | VB | VG | VD | VS | VB | |
| -1 | +++ | +++ | 0 | 0 | F | F | 0 | 0 | 0 | 0 | 0 | 0 | F | F |
| 1 | - | +++ | 0 | 0 | F | F | 9 | 0 | 5 | 0 | 0 | 0 | F | F |
| 3 | -- | + | 10 | -5 | F | F | 9 | 0 | 5 | 0 | 0 | 0 | F | F |
| 5 | - | --- | 0 | 0 | F | F | 9 | 0 | 5 | 0 | -12 | 5 | F | F |
| 7 | -- | --- | 10 | -5 | F | F | 9 | 0 | 5 | 0 | -12 | 5 | F | F |
일괄 소거시에는 기판을 플로팅시킨 상태에서 콘트롤 게이트에 -12V 정도의 고전압을 인가하고, 원하는 플로팅 게이트쪽의 비트라인에 5V 정도를 인가하여 F-N 터널링을 이용하여 소거한다.
2. 독출
예를들어 위의 [표 1]에 나타낸 것와 같이 소거시와 프로그램시의 문턱 전압을 각각 -1V, 1V, 3V, 5V, 7V라 하면 콘트롤 게이트에 0V, 2V, 4V, 6V의 전압을 차례로 인가하고 소오스에 0V, 드레인에 5V 정도를 인가하여 데이터를 판별한다.
상술한 바와 같이 본 발명에 의하면 채널 상부에 서로 다른 문턱 전압을 가지는 두 개의 플로팅 게이트와 그 상부에 콘트롤 게이트를 형성하여, 두 플로팅 게이트의 프로그램 및 소거 정도와 콘트롤 게이트의 바이어스 조합으로 서로 다른 포화 전류를 얻고, 이를 통해 적은 수의 셀로도 많은 서로 다른 상태를 얻을 수 있어 집적도를 향상시킬 수 있다.
Claims (5)
- 반도체 기판과,상기 반도체 기판 상부의 선택된 영역에 형성되며, 제 1 터널 산화막에 의 해 상기 반도체 기판과 절연되도록 형성된 제 1 플로팅 게이트와,상기 반도체 기판 상부의 선택된 영역에 형성되며, 제 2 터널 산화막에 의해 상기 반도체 기판과 절연되며, 스페이서에 의해 상기 제 1 플로팅 게이트와 절연되도록 형성된 제 2 플로팅 게이트와,상기 제 1 및 제 2 플로팅 게이트 상부에 형성되며, 유전체막에 의해 상기 제 1 및 제 2 플로팅 게이트와 절연되도록 형성된 콘트롤 게이트와,상기 제 1 및 제 2 플로팅 게이트의 양측 종단에 의해 자기정렬적으로 형성된 소오스 및 드레인을 포함하여 이루어진 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀.
- 제 1 항에 있어서, 상기 제 2 플로팅 게이트의 일측부는 상기 제 1 플로팅 게이트의 일측부와 소정 영역 중첩되도록 형성된 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀.
- 반도체 기판 상부에 제 1 터널 산화막 및 제 1 폴리실리콘막을 형성한 후 패터닝하여 제 1 플로팅 게이트를 형성하는 단계와,상기 패터닝된 제 1 폴리실리콘막의 측벽에 스페이서를 형성하는 단계와,전체 구조 상부에 제 2 터널 산화막 및 제 2 폴리실리콘막을 형성한 후 패터닝하여 제 2 플로팅 게이트를 형성하는 단계와,전체 구조 상부에 유전체막 및 제 3 폴리실리콘막을 순차적으로 형성한 후 패터닝하여 콘트롤 게이트를 형성하는 단계와,상기 콘트롤 게이트를 마스크로 자기 정렬적인 이온 주입 공정에 의해 소오스 및 드레인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀 제조 방법.
- 제 3 항에 있어서, 상기 제 1 플로팅 게이트의 일측부는 상기 제 2 플로팅 게이트의 일측부와 일부 중첩되도록 형성되는 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀 제조 방법.
- 반도체 기판과,상기 반도체 기판 상부의 선택된 영역에 형성되며, 제 1 터널 산화막에 의 해 상기 반도체 기판과 절연되도록 형성된 제 1 플로팅 게이트와,상기 반도체 기판 상부의 선택된 영역에 형성되며, 제 2 터널 산화막에 의해 상기 반도체 기판과 절연되며, 스페이서에 의해 상기 제 1 플로팅 게이트와 절연되도록 형성된 제 2 플로팅 게이트와,상기 제 1 및 제 2 플로팅 게이트 상부에 형성되며, 유전체막에 의해 상기 제 1 및 제 2 플로팅 게이트와 절연되도록 형성된 콘트롤 게이트와,상기 제 1 및 제 2 플로팅 게이트의 양측 종단에 의해 자기정렬적으로 형성된 소오스 및 드레인을 포함하여 이루어져, 상기 플로팅 게이트의 종단에 의해 자기정렬적으로 형성된 드레인 사이의 전압차에 의한 F-N 터널링을 이용하여 각각의 제 1 플로팅 게이트, 제 2 플로팅 게이트 또는 제 1 플로팅 게이트와 제 2 플로팅 게이트 모두 프로그램할 수 있으며, 이의 결과 제 1 또는 제 2 플로팅 게이트의 서로 다른 전위를 이용한 핫 캐리어 인젝션에 의해 제 2 또는 제 1 플로팅 게이트의 문턱 전압을 다양하게 구현하여 2가지 이상의 상태를 저장할 수 있는 것을 특징으로 하는 멀티 비트 플래쉬 메모리 셀의 구동 방법.
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|---|---|---|---|
| KR1019980060324A KR20000043886A (ko) | 1998-12-29 | 1998-12-29 | 멀티 비트 플래쉬 메모리 셀, 그 제조 방법 및 구동 방법 |
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| KR1019980060324A KR20000043886A (ko) | 1998-12-29 | 1998-12-29 | 멀티 비트 플래쉬 메모리 셀, 그 제조 방법 및 구동 방법 |
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|---|---|---|---|---|
| JPH09172095A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 不揮発性半導体記憶装置とその製造方法および使用方法 |
| KR0142604B1 (ko) * | 1995-03-22 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| KR19980055724A (ko) * | 1996-12-28 | 1998-09-25 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조방법 |
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1998
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