KR20000033430A - 이중-상감을 이용한 반도체 장치의 제조 방법 - Google Patents

이중-상감을 이용한 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20000033430A
KR20000033430A KR1019980050280A KR19980050280A KR20000033430A KR 20000033430 A KR20000033430 A KR 20000033430A KR 1019980050280 A KR1019980050280 A KR 1019980050280A KR 19980050280 A KR19980050280 A KR 19980050280A KR 20000033430 A KR20000033430 A KR 20000033430A
Authority
KR
South Korea
Prior art keywords
insulating film
opening
via contact
trench
forming
Prior art date
Application number
KR1019980050280A
Other languages
English (en)
Inventor
오혁상
이수근
서태욱
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980050280A priority Critical patent/KR20000033430A/ko
Publication of KR20000033430A publication Critical patent/KR20000033430A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 이중-상감 기술을 이용한 반도체 장치의 제조 방법에 관한 것이다. 본 발명에 따르면, 배선과 비아콘택을 동시에 형성하는 이중-상감 공정을 실시함에 있어서 제1절연막에 비아콘택용 개구를 형성한 뒤, 스텝 커버리지가 낮은 제2절연막을 증착함으로써 상기 비아콘택용 개구에 빈공간이 형성되도록 한다. 그 결과, 후속의 트렌치 형성을 위한 건식식각 공정시, 상기 빈공간으로 인하여 식각시간이 단축되는 효과가 있다. 또한 이처럼 트렌치 형성을 위한 식각시간이 단축됨으로써, 미리 형성되어 있던 비아콘택용 개구의 프로파일이 변화되는 문제점을 해소할 수 있으며, 오정렬 문제 또한 방지할 수 있다.

Description

이중-상감을 이용한 반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 이중-상감 기술을 이용한 반도체 장치의 제조 방법에 관한 것이다.
최근 반도체 장치가 고집적화됨에 따라 회로의 구조가 평면구조에서 수직구조로 변화되고 있으며, 이에 따라 배선의 구조도 다층화되고 있는 실정이다. 이처럼 반도체 장치의 배선 구조가 다층화됨에 따라 콘택홀의 종횡비(aspect ratio)가 증가되고 있어 종래의 배선 방법으로는 배선의 비평탄화, 불량한 스텝 커버리지(step coverage), 잔류성 금속 단락, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.
따라서, 본 분야에서는 상기한 종래의 문제점들을 해결하기 위한 새로운 배선 기술로서 하부 배선과 상부 배선을 전기적으로 연결하는 비아콘택과 상부 배선을 동시에 형성하는 소위, "이중-상감(Dual Damascene)" 기술을 개발하게 되었으며, 이러한 이중-상감 기술은 현재 디램(DRAM)의 비트라인 및 다이렉트 콘택(Direct Contact)을 형성하거나, 에스램(SRAM)의 국부(local) 배선을 형성하는 공정에 널리 이용되고 있다. 또한, 향후 구리(Cu)를 이용한 초미세 배선을 형성함에 있어서 필수적으로 수행되어질 공정으로 전망되고 있다.
도 1a 내지 도 1d는 종래 방법에 따른 통상적인 이중-상감 공정순서를 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 제1절연막(12) 및 스토퍼막(14)을 형성한 뒤, 사진 및 건식식각공정을 실시하여 상기 스토퍼막(14)을 패터닝한다. 이어서, 상기 패터닝된 스토퍼막(14) 상부에 제2절연막(16)을 형성한 뒤, 상기 제2절연막(16) 및 제1절연막(12)을 건식식각하기 위한 마스크(18)를 형성한다.
도 1b를 참조하면, 상기 마스크(18)를 이용하여 상기 제2절연막(16) 및 제1절연막(12)에 건식식각 공정을 실시한다. 그 결과, 상기 제2절연막(16)에는 상기 마스크(18)패턴에 따른 배선용 트렌치(20)가 형성되며, 제1절연막(12)에는 상기 스토퍼막(14)의 패턴에 따라 상기 트렌치(20)에 비해 보다 협소한 비아콘택용 개구(22)가 형성된다. 이와 같이 형성된 배선용 트렌치(20) 및 비아콘택용 개구(22)에 도전물질을 채워넣음으로써 배선과 비아콘택을 동시에 구현하는 이중-상감 공정을 완료하게 된다.
그러나, 상기한 이중-상감 공정을 이용하여 배선을 형성하고자 하는 경우, 상기 트렌치(20) 및 비아콘택용 개구(22)를 형성하기 위해 제2절연막(16) 및 제1절연막(12)을 모두 건식하여야 하므로 식각시간이 길어지게 된다. 그 결과, 상기 스토퍼막(14)이 손상되어 상기 비아콘택용 개구(22)의 프로파일이 변화되는 문제점이 있다.
상기한 이중-상감 공정 이외에도 제1절연막, 스토퍼막 및 제2절연막을 차례로 형성한 뒤, 사진 및 건식식각 공정을 실시하여 비아콘택용 개구를 먼저 형성하고 나서 트렌치를 형성하는 방법이 있다. 또 다른 방법으로서, 제1절연막, 스토퍼막 및 제2절연막을 차례로 형성한 뒤, 사진 및 건식식가 공정을 실시하여 트렌치를 먼저 형성하고 나서 비아콘택용 개구를 형성하는 방법도 있다. 그러나, 상기한 이중-상감 공정에 있어서도, 상기 제1절연막 및 제2절연막과 스토퍼막의 식각선택비로 인하여 식각시간이 길어지거나 건식식각 도중에 상기 스토퍼막이 손상되어 비아콘택용 개구의 프로파일이 변화되는 문제점이 있으며, 배선의 임계치수가 줄어들 경우 오정렬(mis-align)이 발생될 가능성 또한 높아지게 된다.
따라서 본 발명의 목적은, 상기한 종래의 문제점을 해소할 수 있는 개선된 이중-상감 기술을 이용한 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 식각시간을 보다 단축시킬 수 있는 개선된 이중-상감 기술을 이용한 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 다른 목적은, 비아콘택용 개구의 프로파일을 변화시키지 않는 개선된 이중-상감 기술을 이용한 반도체 장치의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은, 오정렬을 방지할 수 있는 개선된 이중-상감 기술을 이용한 반도체 장치의 제조 방법을 제공함에 있다.
상기의 목적들을 달성하기 위해서 본 발명에서는, 반도체 기판 상에 증착된 제1절연막을 패터닝하여 비아콘택용 개구를 형성하는 단계와; 상기 개구가 형성되어 있는 제1절연막 상에 스텝 커버리지가 낮은 제2절연막을 이용하여 상기 개구 내부가 완전히 채워지지 않도록 증착하여 상기 개구 내부에 빈공간을 형성하는 단계와; 상기 제2절연막을 패터닝하여 배선 형성을 위한 트렌치를 형성한 뒤, 상기 트렌치 및 개구에 도전물질을 채움으로써 배선 및 비아콘택을 동시에 구현하는 단계를 포함함을 특징으로 하는 이중-상감 기술을 이용한 반도체 장치의 제조 방법을 제공한다.
도 1a 내지 도 1b는 종래 방법에 따른 이중-상감 공정 순서를 나타내는 단면도들
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 이중-상감 공정을 설명하기 위한 단면도들
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 이중-상감 공정을 설명하기 위한 단면도들이다.
먼저, 도 2a는 제1절연막(102)에 비아콘택용 개구(106)를 형성하는 단계를 나타낸다. 도면을 참조하면, 억세스 트랜지스터등이 형성되어 있는 반도체 기판(100) 상부에 제1절연막(102) 및 후속의 건식식각 공정시 상기 제1절연막(102)의 손상을 방지하기 위한 스토퍼막(104)을 차례로 형성한다. 그리고 나서, 사진 및 건식식각 공정을 실시하여 비아콘택용 개구(106)를 형성한다.
도 2b는 건식식각 시간을 보다 단축시키기 위하여, 상기 비아콘택용 개구(106)에 빈공간(110)을 형성하는 단계를 나타낸다. 도면을 참조하면, 상기 비아콘택용 개구(106)가 형성되어 있는 상기 결과물의 상부에 화학기상증착(CVD:Chemical Vapor Deposition)법으로 비교적 스텝 커버리지가 낮은 PE(Plasma Enhanced)-SiH4막 또는 HDP(High Density Plasma)-산화막등의 제2절연막(108)을 형성한다. 그 결과, 상기 비아콘택용 개구(106)내에는 상기 제2절연막(108)이 완전히 채워지지 못하여 빈공간(110)이 형성되는데, 이러한 빈공간(110)으로 인하여 후속의 건식식각 공정시 식각시간이 단축되는 효과를 얻을 수 있게 된다.
계속해서, 상기 제2절연막(108)을 평탄화하기 위해, 화학기상증착법으로 제3절연막(112)을 형성한 뒤, 사진 및 건식식각 공정을 위한 마스크(114)를 형성한다.
도 2c는 이중-상감의 배선을 형성하기 위한 트렌치(116) 형성 단계를 나타낸다. 도면을 참조하면, 상기 마스크(114)를 이용하여 상기 제3절연막(112) 및 제2절연막(108)에 건식식각 공정을 실시한다. 그 결과, 상기 제3절연막(112) 및 제2절연막(108)에는 상기 마스크(114)의 패턴에 따른 배선용 트렌치(116)가 형성된다. 이때, 상기 트렌치(116) 형성을 위한 건식식각 공정시, 비아콘택용 개구(106) 내에 존재하는 빈공간(110)으로 인해 단시간 내에 건식식각 공정을 완료할 수 있어 스토퍼막(104)의 손상이 방지되며, 이로 인해 비아콘택용 개구(106)의 프로파일이 변화되지 않게 된다.
끝으로, 상기 배선용 트렌치(116) 및 비아콘택용 개구(106)에 도전물질을 채워넣음으로써 배선과 비아콘택을 동시에 형성할 수 있게 된다.
상기한 바와 같이 본 발명에서는 배선과 비아콘택을 동시에 형성하는 이중-상감 공정을 실시함에 있어서, 제1절연막에 비아콘택용 개구를 형성한 후에 스텝 커버리지가 낮은 제2절연막을 증착하여 상기 비아콘택용 홀에 빈공간이 형성되도록 함으로써 후속의 트렌치 형성을 위한 건식식각 공정시 식각시간이 단축되는 효과를 얻게 된다. 또한 이처럼 트렌치 형성을 위한 식각시간을 단축시킴으로서 미리 형성되어 있던 비아콘택용 개구의 프로파일이 변화되는 문제점을 해소할 수 있으며, 오정렬 문제 또한 방지할 수 있게 된다.

Claims (4)

  1. 배선과 비아콘택을 동시에 구현하는 이중-상감 기술을 이용한 반도체 장치의 제조 방법에 있어서:
    반도체 기판 상에 증착된 제1절연막을 패터닝하여 비아콘택용 개구를 형성하는 단계와;
    상기 개구가 형성되어 있는 제1절연막 상에 스텝 커버리지가 낮은 제2절연막을 이용하여 상기 개구 내부가 완전히 채워지지 않도록 증착하여, 상기 개구 내부에 빈공간을 형성하는 단계와;
    상기 제2절연막을 패터닝하여 배선 형성을 위한 트렌치를 형성한 뒤, 상기 트렌치 및 개구에 도전물질을 채움으로써 배선 및 비아콘택을 동시에 구현하는 단계를 포함함을 특징으로 하는 이중-상감 기술을 이용한 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 제1절연막 상에 트렌치 형성을 위한 건식식각으로부터 상기 제1절연막의 손상을 방지하기 위한 스토퍼막을 더 형성함을 특징으로 하는 이중-상감 기술을 이용한 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 개구 및 트렌치는 건식식각 공정을 통해 형성함을 특징으로 하는 이중-상감 기술을 이용한 반도체 장치의 제조 방법.
  4. 제 1항에 있어서, 상기 제2절연막은 PE-SiH4 또는 HDP-산화막과 같이 스텝 커버리지가 낮은 절연막으로 형성함을 특징으로 하는 이중-상감 기술을 이용한 반도체 장치의 제조 방법.
KR1019980050280A 1998-11-23 1998-11-23 이중-상감을 이용한 반도체 장치의 제조 방법 KR20000033430A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980050280A KR20000033430A (ko) 1998-11-23 1998-11-23 이중-상감을 이용한 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980050280A KR20000033430A (ko) 1998-11-23 1998-11-23 이중-상감을 이용한 반도체 장치의 제조 방법

Publications (1)

Publication Number Publication Date
KR20000033430A true KR20000033430A (ko) 2000-06-15

Family

ID=19559375

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980050280A KR20000033430A (ko) 1998-11-23 1998-11-23 이중-상감을 이용한 반도체 장치의 제조 방법

Country Status (1)

Country Link
KR (1) KR20000033430A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668810B1 (ko) * 2000-08-02 2007-01-16 주식회사 하이닉스반도체 알씨 딜레이를 개선한 반도체소자의 금속배선방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100668810B1 (ko) * 2000-08-02 2007-01-16 주식회사 하이닉스반도체 알씨 딜레이를 개선한 반도체소자의 금속배선방법

Similar Documents

Publication Publication Date Title
KR100494955B1 (ko) 유동성희생산화물을이용하는이중다마신법을사용한다층동일평면금속/절연체막형성방법
US5055426A (en) Method for forming a multilevel interconnect structure on a semiconductor wafer
US6787906B1 (en) Bit line pad and borderless contact on bit line stud with localized etch stop layer formed in an undermined region
JP2004193563A (ja) Ｍｉｍキャパシタを有する半導体素子
US7052990B2 (en) Sealed pores in low-k material damascene conductive structures
US6350649B1 (en) Bit line landing pad and borderless contact on bit line stud with etch stop layer and manufacturing method thereof
US6399495B1 (en) Copper interconnections for metal-insulator-metal capacitor in mixed mode signal process
JP2004179659A (ja) 集積回路におけるダマシン金属導体のためのビア形成
KR100554210B1 (ko) 자기 정렬 상호접속 비아를 이용하는 이중 다마신법
KR100460771B1 (ko) 듀얼다마신 공정에 의한 다층 배선의 형성 방법
KR100301057B1 (ko) 구리 배선층을 갖는 반도체 소자 및 그 제조방법
KR100399909B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20030058523A (ko) 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법
KR20000033430A (ko) 이중-상감을 이용한 반도체 장치의 제조 방법
KR20000072897A (ko) 반도체 장치의 제조 방법
KR100450036B1 (ko) 반도체 장치 제조 방법
KR100278274B1 (ko) 반도체장치의스택콘택형성방법
US20020081836A1 (en) Contact structure, semiconductor device and manufacturing method thereof
KR100268810B1 (ko) 반도체소자의금속배선형성방법
US20070010089A1 (en) Method of forming bit line of semiconductor device
KR20010063865A (ko) 반도체소자의 도전배선 형성방법
KR100571386B1 (ko) 반도체 소자의 구리 배선 및 그의 제조 방법
KR20000042001A (ko) 반도체소자의 금속배선층 형성방법
KR20050045375A (ko) 듀얼 다마신 패턴 형성 방법
KR20020087741A (ko) 반도체 소자의 접촉부 및 그 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination