KR100190522B1 - 반도체 메모리 집적회로 및 그 제조방법 - Google Patents

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Abstract

본 발명은 DRAM 소자의 액티브 영역의 구조를 달리하여 한개의 비트라인당 4개의 트랜지스터를 구동하게 하여 저전력을 실현하고, 셀 면적을 감소시켜 반도체 소자의 고집적화를 이룩할 수 있는 반도체 메모리 집적회로 및 그 제조방법을 개시한다. 이러한 본 발명은 DRAM 소자의 액티브 영역의 구조를 종래의 ━자형 또는 ┻자형에서 H자형 구조로 전환하여 4개의 트랜지스터에 1개의 비트 라인 콘택을 공유하도록 설계하여 1/4 Vcc를 사용함으로써 저전력 구동이 가능하고, 또한 H자형 액티브 영역을 구축 함으로써 셀 사이즈를 33% 이상 다운시켜 DRAM 소자의 고집적화를 달성할 수 있다.

Description

반도체 메모리 집적회로 및 그 제조방법
제1도(A)는 종래 방법에 따른 DRAM의 레이 아웃도
(B)는 종래 방법에 따른 DRAM의 단면도
제2도(A)는 종래의 다른 실시예에 따른 DRAM의 레이 아웃도
(B)는 종래의 다른 실시예에 따른 DRAM의 단면도
제3도(A)는 본 발명의 일실시예에 따른 저전력 DRAM을 형성하기 위한 액티브 영역을 나타내는 평면 레이 아웃도
(B)는 본 발명의 일실시예에 따른 DRAM 형성을 위한 평면 레이 아웃도.
제4도는 제3도(B)의 C-C'선을 따라 절단한 단면도.
* 도면의 주요부분에 대한 부호의 설명
2, 2a, 2b, 2c, 2d : 워드 라인 4 : 소오스 영역
4A : 스토리지 노드 콘택부 5 : 드레인 영역
5A : 비트 라인 콘택부 6, 8 : 층간 절연막
7 : 캐패시터 14 : 비트 라인
20 : 스트래핑 워드 라인 20A, 20B, 20C, 20D : 글로벌 워드 라인
30 : 워드 라인 콘택부 100 : 반도체 기판
110 : 필드 산화막 140 : 비트 라인 바
200 : 액티브 영역 210a, 210b, 210c, 210d : 트랜지스터
본 발명은 반도체 메모리 집적회로 및 그 제조방법에 관한 것으로, 보다 구체적으로는 DRAM(dynamic random access memory)를 저전력으로 구동시키면서, 셀 면적은 감소시킬 수 있는 반도체 메모리 집적회로 및 그 제조방법에 관한 것이다.
일반적인 DRAM은 고 비트 집적화를 도모하기 위하여 메모리 셀의 구성 소자수를 적게하여 1개의 트랜지스터 셀과, 전하를 기억하는 캐패시터 만으로 구성되어 있는 것이 특징이며, 이제가지 N채널 트랜지스터 기술이 대부분 이용되었다. 이러한 1개의 트랜지스터와 1개의 캐패시터로 구성되는 DRAM 셀의 구조는 적은 면적에 큰 기억 용량을 확보하기 위하여 캐패시터를 플래너형, 스택형 및 트랜치 형의 구조가 연구되었다.
종래의 스택형 DRAM셀의 레이 아웃도와 평면도를 제1도의 (A) 및 (B) 및 제2도의 (A) 및 (B)에 도시하였다.
여기서, DRAM의 제조 공정은 통상의 3층 폴리 실리콘 기술을 이용한다.
제1도 (A) 및 (B)는 종래의 제1 실시예로서, DRAM의 소자 형성 영역(이하 액티브 영역)을 ━자 형태로 구성한 DRAM을 나타낸다.
즉, 도면을 참조하여, 반도체 기판(100) 상에 ━자 형태로 액티브 영역(1a)이 한정되도록, 필드 산화막(1)을 형성한다. 액티브 영역(1a)의 소정 부분을 지나도록 공지의 방식으로 워드 라인(2)을 형성한다. 이때, 워드 라인(2)은 하나의 ━자형 액티브 영역(1a)에 두 개씩 지나도록 배치되고, 하나의 액티브 영역(1a)상에 배치되는 두 개의 워드 라인(2)은 소정 간격 이격 배치된다. 워드 라인(2)의 양측의 액티브 영역(1a)에 예를들어, N+불순물을 주입하여 소오스(4), 드레인(5)을 형성하므로써, 액티브 영역(1a)에 한 쌍의 트랜지스터를 형성한다. 반도체 기판(1) 결과물 상부에 층간 절연막(6)을 증착한다음, 소오스 영역(4)이 노출되도록 콘택홀(도시되지 않음)을 형성한다.
그후, 노출된 소오스 영역(4)과 콘택되도록 층간 절연막(6) 상부에 스토리지 전극, 유전체막, 플레이트 전극으로 된 스택형 스토리지 캐패시터(7)를 형성한다. 여기서, 제1도 (A)는 스토리지 캐패시터(7)가 도시되지 않았다. 또한, 미설명 도면 부호 4A는 스토리지 캐패시터(7)와 소오스 영역(4)이 콘택되는 스토리지 노드 콘택부이다.
그리고나서, 스토리지 캐패시터(7)가 형성된 반도체 기판(1) 상부에 다시 층간 절연막(8)을 형성한다음, 트랜지스터의 드레인 영역(5)이 노출되도록 층간 절연막들(6,8)을 식가하여 콘택홀(도시되지 않음)을 형성한다. 그후, 노출된 드레인 영역(5)과 콘택되도록 결과물 상부에 비트 라인(14A)을 형성한다.
그러나 상기 액티브 영역을 ━자형으로 구성하여 DRAM을 형성하는 방법은 비트 라인(14A)이 소정의 단차를 가지는 캐패시터(7) 제조후에 형성되므로, 기판(1) 결과물의 큰 표면 단차로 인하여, 비트 라인(14)과 드레인 영역(5)간에 제대로 콘택이 이루어지지 않는다. 또한, 하나의 액티브 영역에 두 개의 트랜지스터가 형성되어 이 두 개의 트랜지스터를 구동시키는데 드는 구동 전력이 1/2 Vcc가 된다. 이로 인하여, 낮은 전력을 요구하는 현재의 반도체 메모리 소자를 만족시키기 어렵다.
따라서, 종래의 다른 방법으로, 제 2 도 (A) 및 (B)와 같은 비트 라인을 먼저 형성한 다음, 스토리지 캐패시터를 형성하는 방법이 제안되었는데, 이러한 방법으로 소자를 형성하려면 제 1 도 (A)와 같은 액티브 영역(1a)을 ━자형으로 사용할 수 없고, 제 2 도 (A)에 도시된 액티브 영역을 ┻자형으로 형성하여야 한다.
즉, 제 2 도 (A) 및 (B)에 도시된 바와 같이, 반도체 기판(100)에 액티브 영역(1b)이 ┻자형이 될 수 있도록 반도체 기판(1) 상부에 소자 분리막인 필드 산화막(1)을 형성한다. 액티브 영역(1b)의 소정 부분을 지나도록 종래의 제 1 실시예와 동일한 규칙으로 워드 라인(3)을 공지의 방법으로 형성한다. 그후, 워드 라인(3) 양측의 액티브 영역(1b)에 불순물을 이온 주입하여, 소오스, 드레인 영역(4,5)을 형성한다. 반도체 기판(1) 기판 결과물 상부에 층간 절연막(6)을 형성한 다음, 드레인 영역(5)이 노출되도록 층간 절연막(6)을 식각하여 콘택홀을 형성한다. 여기서, 드레인 영역(5)은 ┻영역의 돌출된 부분에 형성된다.
그후, 노출된 드레인 영역(5)과 콘택되도록 비트 라인(14B)을 형성한다. 여기서, 미설명 부호 5A는 드레인 영역(5)과 비트 라인(14B)이 콘택되는 부분을 나타낸 것이다.
그리고나서, 결과물 상부에 다시 층간 절연막(8)을 증착한다음, 소오스 영역(4)이 노출되도록 층간 절연막(6,8)들을 식각하여, 콘택홀을 형성한다. 이어, 층간 절연막(8) 상부에 스택 구조의 캐패시터(7)를 형성하여 DRAM을 형성한다.
이러한 ┻자 형태의 액티브 영역을 갖는 DRAM은 제조방법 측면에서는 비트 라인인 캐패시터 하부에 형성되므로, 단차비가 감소된다는 장점이 있다.
그러나, 구조적으로는 상기 ┻자형의 액티브 영역이 돌출되어진 볼록부 만큼의 액티브 영역의 면적이 증가되므로, 셀 사이즈가 약 33% 정도 커지는 문제점이 있었고, 여전히 한개의 액티브 영역에 두개의 트랜지스터가 구성되어 저전력 구동이 어렵게 되었다.
따라서, 본 발명의 목적은 하나의 액티브 영역내에 두 개 이상의 트랜지스터를 형성하여, 저전력 구동을 실현할 수 있는 반도체 메모리 집적회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 액티브 영역의 면적을 감소시키어, 고집적화를 실현할 수 있는 반도체 메모리 집적회로를 제공하는 것을 목적으로 한다.
또한, 본 발명의 또 다른 목적은 메모리 집적회로의 표면 단차를 최소화하여, 디바이스의 콘택 신뢰성을 향상시킬 수 있는 반도체 메모리 집적회로의 제조방법을 제공하는 것을 목적으로 한다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판을 제공하는 단계와, 상기 반도체 기판이 90도 회전된 수개의 H자형의 액티브 영역을 갖도록 필드 산화막을 형성하는 단계와, 상기 H자형 액티브 영역의 4개의 브렌치 부분 각각을 지나도록 워드 라인을 형성하는 단계와, 상기 워드 라인 양측의 액티브 영역에 불순물을 도핑하여 소오스, 드레인 영역을 형성하여, 하나의 액티브 영역에 4개의 트랜지스터를 형성하는 단계와, 반도체 기판 결과물 상부에 층간 절연막을 증착하는 단계와, 상기 층간 절연막의 소정 부분을 노출시키는 단계와, 상기 노출된 드레인 영역과 콘택되도록 비트 라인을 형성함과 동시에, 상기 노출된 워드 라인과 콘택되면서 전기적 소스와 콘택되는 스트래핑 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 필드 산화막에 의하여 한정되며 하나의 몸체부와 4개의 브렌치 부분으로 된 H자 형태의 액티브 영역과, 상기 H자형 액티브 영역의 각각의 브렌치 부분에 하나씩 지나도록 배치되는 워드 라인으로, 상기 하나의 액티브 영역을 지나는 4개의 워드 라인은 다른 전기적 소스와 연결되어 있는 워드 라인과, 소정개의 워드 라인에 선택 신호를 부여하며, 상기 액티브 영역들이 밀집된 영역의 외곽에 배치되는 글로벌 워드 라인과, 상기 글로벌 워드 라인과 연결되지 않은 워드 라인들을 글로벌 워드 라인과 연결되도록 하는 스트래핑 워드 라인과, 상기 워드 라인 양측의 액티브 영역에 형성되는 소오스, 드레인 영역과 상기 드레인 영역과 콘택되는 비트라인 및 상기 소오스 영역과 콘택되는 캐패시터를 포함하며, 상기 하나의 액티브 영역을 지나는 4개의 워드 라인은 선택적으로 동작되는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명을 자세히 설명하기로 한다.
제 3 도는 (A)는 본 발명의 일실시예에 따른 저전력 DRAM을 형성하기 위한 액티브 영역만을 나타내는 평면 레이 아웃도이고, 제 3 도(B)는 본 발명의 일실시예에 따른 DRAM 형성을 위한 평면 레이 아웃도이며, 제 4 도는 제 3도(B)를 C-C'선으로 절단하여 나타낸 단면도이다.
먼저, 제 3도 (A)에 도시된 바와 같이, 본 발명에서의 액티브 영역(200)은 반도체 기판(도시되지 않음) 상에 필드 산화막(110)에 의하여 한정된다. 액티브 영역(200)은 몸체부로 부터 좌우 방향으로 연장된 4개의 브렌치를 갖는 형태, 즉, H자 형태로 형성되며, 본 실시예에서는 90°회전된 형태로 배열된다.
이때, 상기의 액티브 영역(200)은 일정한 규칙을 가지고 종횡으로 배열된다. 예를들어, 선택되는 첫 번째 라인(L1)과 세 번째 라인(L3)은 서로 동일한 형태로 배열되고, 두 번째 라인(L2)과 네 번째 라인(L4)도 동일한 형태로 배열된다. 아울러, 첫 번째 라인(L1)의 액티브 영역(200) 사이의 필드 산화막(110) 부분과 두 번째 라인(L2)의 액티브 영역(200)의 몸체부가 대응되도록 배치된다. 여기서, 상기와 같이 배열되는 것은 한정된 공간에 더욱 많은 수의 액티브 영역(200)을 집적하기 위함이다. 또한, H자형 액티브 영역(200)의 몸체부는 이후 트랜지스터의 드레인 영역이 될 부분이고, 브렌치 부분들은 트랜지스터의 소오스 영역이 될 부분이다.
이와같이 형성된 액티브 영역(200)상에는 제3도(B) 및 제4도에 도시된 바와 같이, 트랜지스터들이 형성된다.
즉, 도면에서와 같이, 워드 라인(2a,2b,2c,2d)은 액티브 영역(200)의 하나의 브렌치당 하나씩 지나도록 배치, 형성된다. 여기서, 각각의 워드 라인(2a,2b,2c,2d)들은 각기 다른 전기적 소스(source)와 연결되어, 각기 다른 신호를 인가받는다. 여기서, 워드 라인(2a,2b,2c,2d)이 연결되는 소스를 글로벌 워드 라인(20A,20B,20C,20D)이라 하며, 글로벌 워드 라인(20A,20B,20C,20D)은 각기 다른 신호를 공급받는 외부 신호 단자(도시하지 않음)와 연결된다. 따라서, 글로벌 워드 라인(20A,20B,20C,20D)들은 동시에 선택 신호를 인가받지 않으므로, 이와 연결된 워드 라인(2a,2b,2c,2d)역시 선택적으로 동작한다. 이에따라, 이러한 워드라인(2a,2b,2c,2d)을 게이트 전극으로 하는 하나의 액티브 영역(200)에 형성되는 트랜지스터들은 4개가 동시에 선택되지 않는다. 이러한 글로벌 워드 라인(20A,20B,20C,20D)은 액티브 영역(200)이 조밀하게 배치된 셀 영역의 외곽에 배치된다. 여기서, 미설명 부호 20은 좌측에 배치된 글로벌 워드 라인(20D)과 셀 영역의 중앙 부분에 위치되는 워드 라인(2c)간을 연결시키기 위한 스트래핑(strapping) 워드 라인이다. 여기서, 스트래핑 워드 라인(20)은 상기 워드 라인(2a,2b,2c,2d)과 동시에 형성되지 않고, 이후에 형성될 비트 라인과 함께 형성된다.
워드 라인(2a,2b,2c,2d)은 공지된 바와 같이, 반도체 기판(100)과의 사이에 게이트 절연막(10A)이 배치되어 있으며, 측벽에는 스페이서(10B)가 형성된 구조물이다.
이러한 워드 라인(2a,2b,2c,2d)의 양측의 액티브 영역(200)에는 예를들어, N형의 불순물이 도핑되어, 소오스, 드레인 영역(4,5)이 형성된다. 여기서, 소오스 영역(4)은 H자형 액티브 영역의 브렌치 부분에 형성되고, 드레인 영역(5)은 몸체 부분에 형성된다. 이에 따라, 하나의 액티브 영역(200)에 하나의 드레인 영역(5)을 공통으로 하는 4개의 트랜지스터(210a,210b,210c,210d)가 형성된다.
이어, 트랜지스터(210a,210b,210c,210d)가 형성된 반도체 기판(100) 상부에 제1층간 절연막(6)이 증착된 다음, 드레인 영역(5)이 노출되도록 콘택 에칭되어, 콘택홀(도시되지 않음)이 형성된다. 그리고나서, 노출된 드레인 영역(5)과 콘택되도록 비트 라인(14)이 형성된다. 여기서, 미설명 부호 5A는 비트 라인(14)과 드레인 영역(5)이 콘택되는 비트 라인 콘택부를 나타낸다. 여기서, 비트 라인(14)은 레이아웃 상으로는 액티브 영역(200)의 드레인 영역(5)을 지날 수 있도록 좌우 방향으로 형성된다. 이때, 비트 라인(14)의 형성시, 상술한 바와 같이, 가로 방향을 취하는 워드 라인 즉, 스트래핑 워드 라인(20)이 동시에 형성된다. 여기서, 상기 비트 라인(14)은 액티브 영역(200)상부를 지나고, 스트래핑 워드 라인(20)은 필드 산화막(110) 상부를 지나면서, 서로 평행하게 형성된다. 이때, 동시에 형성된다 하더라도 서로 평형하게 배치되므로, 전기적인 문제는 발생되지 않는다. 미설명 참조부호 30은 스트래핑 워드 라인(20)과, 글로벌 워드 라인(20A,20B,20C,20D)과 연결되지 않는 워드 라인(2c)간이 콘택되는 워드 라인 콘택부이다.
또한, 비트 라인(14)은 도면에서 우측에 배치된 비트 라인 바(140)에 의하여 연결된다.
그리고나서, 비트 라인(14)이 형성된 반도체 기판(100) 결과물 전면에 제 2 층간 절연막(8)이 형성된다. 그리고나서, 트랜지스터(210a,210b,210c,210d)의 소오스 영역(4)이 노출되도록 제 2 층간 절연막(8)과 제 1 층간 절연막(6)이 식각되어, 콘택홀이 형성된다. 그리고나서, 노출된 소오스 영역(4)과 콘택되도록 스토리지 노드 전극(7A)이 공지의 방식으로 형성되고, 그 상부에 유전체막(7B) 및 플레이트 전극(7C)이 순차적으로 형성되어, 스토리지 캐패시터(7)가 형성된다. 여기서, 미설명 부호 4A는 캐패시터(7)의 스토리지 노드 전극(7A)과 소오스 영역(4)이 콘택되는 스토리지 노드 콘택부를 나타낸다.
이와같이 비트 라인(14)을 먼저 형성하고 나서, 스토리지 캐패시터(7)를 형성하므로써, 비트 라인(14)과 드레인 영역(5)과의 콘택 결함을 줄일 수 있다.
또한, 도면에서 세로 방향을 취하는 워드 라인들은 기판(100) 표면에 공지와 같은 순서로 형성되고, 도면에서 가로 방향을 취하는 워드 라인 즉, 스트래핑 워드 라인(20)은 비트 라인(14)을 형성하는 단계시 형성된다.
이를 더욱 구체적으로 설명하면, 비트 라인(14)을 형성하기 위한 드레인 영역(5)의 오픈 공정시, 글로벌 워드 라인(20A,20B,20C,20D)과 연결되지 않은 워드 라인(2c)의 소정 부분을 노출시키는 공정이 동시에 진행된다. 그리고 나서, 비트 라인(14)과 가로 방향의 워드 라인 즉, 스트래핑 워드 라인(20)을 동시에 형성하여, 워드 라인 콘택부(30)를 형성한다.
상기와 같이 스트래핑 워드 라인(20)이 비트 라인(14)과 동시에 형성되므로써, 워드 라인 콘택부(30)를 형성하는데 추가되는 공정이 없다.
이와 같이, H자 형태로 액티브 영역(200)을 형성하고, 이 액티브 영역(200)내에 드레인 영역(5)을 공통으로 하며 서로 다르게 동작하는 4개의 트랜지스터(210a,210b,210c,210d)를 형성하므로써, 1/4 Vcc로 구동할 수 있다. 따라서, 저전력 구동이 가능하여 진다.
더구나, H자 형태의 액티브 영역(200)에 4개의 트랜지스터를 형성하므로써, 종래의 ┻'자 형태로 액티브 영역을 형성할 때 보다 집적 밀도가 증대된다.
또한, 캐패시터 전극을 형성하기 전에 비트 라인을 형성하므로써, 비트 라인 콘택 불량을 방지할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명은 액티브 영역의 구조를 종래의 ━자형 또는 ┻자형에서 H자형 구조로 전환하여 4개의 트랜지스터에 1개의 비트 라인 콘택을 공유하도록 설계하여 1/4 Vcc를 사용함으로써 저전력 구동이 가능하고, 또한 H자형 액티브 영역을 구축함으로써 셀사이즈를 33% 이상 다운시켜 DRAM 소자의 고집적화를 달성할 수 있다.
기타 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (7)

  1. 반도체 기판을 제공하는 단계;
    상기 반도체 기판이 90도 회전된 수개의 H자형의 액티브 영역을 갖도록 필드 산화막을 형성하는 단계;
    상기 H자형 액티브 영역의 4개의 브렌치 부분 각각을 지나도록 워드 라인을 형성하는 단계;
    상기 워드 라인 양측의 액티브 영역에 불순물을 도핑하여 소오스, 드레인 영역을 형성하여, 하나의 액티브 영역에 4개의 트랜지스터를 형성하는 단계;
    상기 반도체 기판 결과물 상부에 층간 절연막을 증착하는 단계;
    상기 층간 절연막의 소정 부분을 식각하여, 상기 드레인 영역과 전기적 소스와 연결되지 워드 라인의 소정 부분을 노출시키는 단계; 및
    상기 노출된 드레인 영역과 콘택되도록 비트 라인을 형성함과 동시에, 상기 노출된 워드 라인과 콘택되면서 전기적 소스와 콘택되는 스트래핑 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 집적회로의 제조방법.
  2. 제 1 항에 있어서, 상기 4개의 트랜지스터는 1개의 드레인 영역을 공유하는 것을 특징으로 하는 반도체 메모리 집적회로의 제조방법.
  3. 제 1 항에 있어서, 상기 워드 라인이 연결되는 전기적 소스는 상기 액티브 영역들이 밀집된 영역 외곽에 형성되며, 외부 신호 단자와 연결되는 글로벌 워드 라인인 것을 특징으로 하는 반도체 메모리 집적회로의 제조방법.
  4. 반도체 기판상에 필드 산화막에 의하여 한정되며 하나의 몸체부와 4개의 브렌치 부분으로 된 H자 형태의 액티브 영역;
    상기 H자형 액티브 영역의 각각의 브렌치 부분에 하나씩 지나도록 배치되는 워드 라인으로, 상기 하나의 액티브 영역을 지나는 4개의 워드 라인은 다른 전기적 소오스와 연결된 워드 라인;
    상기 소정개의 워드 라인에 선택 신호를 부여하며, 상기 액티브 영역들이 밀집된 영역의 외곽에 배치되는 글로벌 워드 라인;
    상기 글로벌 워드 라인과 연결되지 않은 워드 라인들을 글로벌 워드 라인과 연결되도록 하는 스트래핑 워드 라인;
    상기 워드 라인 양측의 액티브 영역에 형성되는 소오스, 드레인 영역;
    상기 드레인 영역과 콘택되는 비트 라인; 및 상기 하나의 액티브 영역을 지나는 4개의 워드 라인은 선택적으로 동작되는 것을 특징으로 하는 반도체 메모리 집적회로.
  5. 제 4 항에 있어서, 상기 하나의 액티브 영역에는 4개의 소오스 영역과 몸체부에 형성되는 하나의 드레인 영역이 형성되는 것을 특징으로 하는 반도체 메모리 집적회로.
  6. 제 4 항에 있어서, 상기 비트 라인과 스트래핑 워드 라인은 모두 가로 방향으로 서로 평행하게 배치되는 것을 특징으로 반도체 메모리 집적회로.
  7. 제 4 항에 있어서, 상기 비트 라인은 비트라인 바에 의하여 콘택된 것을 특징으로 하는 반도체 메모리 집적회로.
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