KR20000004417A - 칩 사이즈 패키지 - Google Patents

칩 사이즈 패키지 Download PDF

Info

Publication number
KR20000004417A
KR20000004417A KR1019980025849A KR19980025849A KR20000004417A KR 20000004417 A KR20000004417 A KR 20000004417A KR 1019980025849 A KR1019980025849 A KR 1019980025849A KR 19980025849 A KR19980025849 A KR 19980025849A KR 20000004417 A KR20000004417 A KR 20000004417A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
metal rod
chip size
size package
Prior art date
Application number
KR1019980025849A
Other languages
English (en)
Inventor
백형길
박명근
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019980025849A priority Critical patent/KR20000004417A/ko
Publication of KR20000004417A publication Critical patent/KR20000004417A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 칩 사이즈 패키지를 개시한다. 개시된 본 발명은, 기판(5)의 양측에 관통공이 형성되고, 관통공에 금속봉(4)이 끼워진다. 기판(5)의 상부면 중앙에 반도체 칩(6)이 접착되고, 반도체 칩(6)의 패드와 금속봉(4)의 상단이 금속 와이어(7)로 연결된다. 전체 상부가 봉지제(8)로 몰딩되고, 기판(5)의 하부로 노출된 금속봉(4) 하단에 솔더 볼(9)이 부착된다.

Description

칩 사이즈 패키지
본 발명은 칩 사이즈 패키지에 관한 것으로서, 보다 구체적으로는 기판에 실장되는 솔더 볼을 갖는 패키지에 관한 것이다.
칩 사이즈 패키지는 패키지의 크기를 칩의 크기로 설정할 수 있다는 장점이 있기 때문에, 경박단소화되는 패키지 경향에 따라 연구가 계속되고 있는 추세이다. 이러한 칩 사이즈 패키지는 휘어지지 않는 강체의 기판을 이용하거나, 또는 패턴 테이프를 이용하는 방식 등이 있다.
상기 방식들중에서 기판을 이용한 방식은, 기판 제작이 매우 난해하기 때문에, 패턴 테이프를 이용하는 방식이 최근에 주로 제시되고 있다. 패턴 테이프를 이용한 종래의 칩 사이즈 패키지의 구조를 개략적으로 설명하면 다음과 같다.
반도체 칩의 패드에 범프가 형성되어 있고, 구리 재질의 금속 패턴이 형성된 패턴 테이프(TAB tape)가 범프에 열압착에 의해 부착되어 전기적으로 연결된다. 전체가 봉지제로 몰딩되고, 패턴 테이프의 밑면에 형성된 볼 랜드에 솔더 볼이 부착된 구조로 이루어져 있다.
그러나, 상기와 같이 패턴 테이프를 이용하는 방식도, 테이프에 식각 공정과 마스크 공정 등을 실시해서 패턴을 형성시켜야 하므로, 제작하기가 매우 어렵다는 단점이 있다.
따라서, 본 발명은 상기와 같은 단점을 해소하기 위해 안출된 것으로서, 패턴 테이프 대신에 기판을 사용하면서, 기판을 매우 간단하게 제작할 수 있는 칩 사이즈 패키지를 제공하는데 목적이 있다.
도 1 내지 도 5는 본 발명의 실시예 1에 따른 패키지를 제조하는 공정을 순차적으로 나타낸 도면
도 6은 본 발명의 실시예 2에 따른 패키지를 나타낸 단면도
- 도면의 주요 부분에 대한 부호의 설명 -
1 - 상부 다이 2 - 하부 다이
3 - 코어 4 - 금속봉
5 - 기판 51 - 홈부
6 - 반도체 칩 7 - 금속 와이어
8 - 봉지제 9 - 솔더 볼
상기와 같은 목적을 달성하기 위해 본 발명에 따른 패키지는 다음과 같은 구성으로 이루어진다.
기판의 양측에 관통공이 형성되고, 관통공에 금속봉이 끼워진다. 기판의 상부면 중앙에 반도체 칩이 접착되고, 반도체 칩의 패드와 금속봉의 상단이 금속 와이어로 연결된다. 전체 상부가 봉지제로 몰딩되고, 기판의 하부로 노출된 금속봉 하단에 솔더 볼이 부착된다.
상기된 본 발명의 구성에 의하면, 기판에 양측에 끼워진 금속봉에 반도체 칩의 패드가 금속 와이어로 연결되고, 솔더 볼이 금속봉에 부착된 구조로 이루어지므로써, 기판 제작이 매우 수월해진다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
<실시예 1>
도 1 내지 도 5는 본 발명의 실시예 1에 따른 패키지를 제조하는 공정을 순차적으로 나타낸 도면이다.
먼저, 도 1에 도시된 금형을 제작한다. 즉, 상하부 다이(1,2)에는 외곽을 따라 수 개의 관통공(11)이 형성되고, 상부 다이(1)의 밑면에는 장방형의 코어(3)가 형성된다. 각 관통공(11)이 금속봉(4)들에 의해 연결된다.
이러한 금형내로 봉지제를 플로우시켜, 도 2에 도시된 기판(5)을 성형한다. 즉, 기판(5)의 외곽에는 금속봉(4)들이 종으로 배치되고, 중앙에는 코어(3)에 의한 홈부(51)가 형성된다. 특히, 홈부(51)의 깊이는 반도체 칩이 완전 수용되어 돌출되지 않을 정도의 깊이를 갖는다.
이어서, 도 3와 같이, 반도체 칩(6)을 홈부(51)내로 진입시켜, 홈부(51)의 저면에 접착한다. 그런 다음, 도 4에 도시된 바와 같이, 금속 와이어(7)로 금속봉(4)의 상단과 반도체 칩(6)의 패드를 연결한다.
마지막으로, 도 5에 도시된 바와 같이, 전체 상부를 봉지제(8)로 몰딩하고, 기판(5)의 하부로 노출된 금속봉(4)의 하단에 솔더 볼(9)을 부착하면, 본 실시예 1에 따른 칩 사이즈 패키지가 완성된다.
<실시예 2>
도 6은 본 발명의 실시예 2에 따른 패키지를 나타낸 단면도이다. 도시된 바와 같이, 실시예 1의 구조와 거의 유사하고, 다만 기판(52)이 홈부가 형성되지 않은 평평한 구조이다. 이러한 구조의 기판(52)에 반도체 칩(6)이 접착되고, 금속 와이어(7)에 의해 금속봉(4)과 패드가 연결되며, 전체 상부가 봉지제(81)로 몰딩된다. 금속봉(4)의 하단에는 솔더 볼(9)이 부착된다.
상기된 바와 같이 본 발명에 의하면, 기판이 양측으로 금속봉이 끼워진 간단한 구조이므로, 기판 제작이 매우 수월해진다.
또한, 본 발명에 따른 패키지에는 리드 프레임이 존재하지 않으므로, 리드 프레임의 열팽창에 따라 발생되는 패키지의 신뢰성 측면에 대해서도 우수한 특성을 가질 수가 있다.
이상에서는 본 발명에 의한 패키지를 실시하기 위한 하나의 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (2)

  1. 양측을 따라 관통공이 종으로 형성된 기판;
    상기 기판의 관통공 각각에 끼워진 금속봉;
    상기 기판상에 접착된 반도체 칩;
    상기 반도체 칩의 패드와 금속봉 상단을 연결하는 금속 와이어;
    전체 상부를 몰딩하는 봉지제; 및
    상기 기판 하부로 노출된 금속봉에 부착된 솔더 볼을 포함하는 것을 특징으로 하는 칩 사이즈 패키지.
  2. 제 1 항에 있어서, 상기 기판의 상부면 중앙에, 상기 반도체 칩이 노출되지 않을 정도의 깊이로 홈부가 형성되고, 상기 홈부의 저면에 반도체 칩이 접착된 것을 특징으로 하는 칩 사이즈 패키지.
KR1019980025849A 1998-06-30 1998-06-30 칩 사이즈 패키지 KR20000004417A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980025849A KR20000004417A (ko) 1998-06-30 1998-06-30 칩 사이즈 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980025849A KR20000004417A (ko) 1998-06-30 1998-06-30 칩 사이즈 패키지

Publications (1)

Publication Number Publication Date
KR20000004417A true KR20000004417A (ko) 2000-01-25

Family

ID=19542237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980025849A KR20000004417A (ko) 1998-06-30 1998-06-30 칩 사이즈 패키지

Country Status (1)

Country Link
KR (1) KR20000004417A (ko)

Similar Documents

Publication Publication Date Title
US6849949B1 (en) Thin stacked package
US5900676A (en) Semiconductor device package structure having column leads and a method for production thereof
US7781264B2 (en) Method for fabricating flip-chip semiconductor package with lead frame as chip carrier
KR100415281B1 (ko) 양면 실장형 회로 기판 및 이를 포함하는 멀티 칩 패키지
US6294830B1 (en) Microelectronic assembly with conductive terminals having an exposed surface through a dielectric layer
US6104085A (en) Semiconductor device and method of producing the same
US7169651B2 (en) Process and lead frame for making leadless semiconductor packages
US6855575B2 (en) Semiconductor chip package having a semiconductor chip with center and edge bonding pads and manufacturing method thereof
US20020079592A1 (en) Flip chip type quad flat non-leaded package
KR19980073413A (ko) 비 지 에이 패키지 및 그 제조방법
US7205642B2 (en) Semiconductor package and method for fabricating the same
US20040262752A1 (en) Semiconductor device
JPH10270623A (ja) ボールグリッドアレイ用リードフレームおよびこれを用いた半導体装置、並びにその製造方法
KR20000004417A (ko) 칩 사이즈 패키지
KR0119757Y1 (ko) 반도체 패키지
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR100456482B1 (ko) 패터닝된 리드 프레임을 이용한 볼 그리드 어레이 패키지
KR100572393B1 (ko) 비지에이 패키지용 인쇄회로기판_
JPH07183425A (ja) 半導体装置とその製造方法
KR200159861Y1 (ko) 반도체 패키지
KR0152902B1 (ko) 버텀리드형 반도체 패키지의 구조 및 그 제조방법
KR100557976B1 (ko) 랜드 그리드 어레이 패키지 및 그 제조방법
KR100440789B1 (ko) 반도체 패키지와 이것의 제조방법
KR100308116B1 (ko) 칩스케일반도체패키지및그제조방법_
KR100252862B1 (ko) 반도체 패키지 및 그의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination