KR20000003949A - Semiconductor device capable of constantly maintaining voltage swing of bit line - Google Patents

Abstract

PURPOSE: The device is to constantly maintain a voltage swing of a bit line without being affected on a process condition. CONSTITUTION: The device comprises a memory cell, positioned between a positive bit line and a negative bit line, for storing data, a PMOS transistor for pulling up the positive bit line, a PMOS transistor for pulling up the negative bit line, and a element, having a PMOS transistor, for precharging and equalizing the positive and negative bit lines. Gates of PMOS transistors are applied with a control signal, and a gate of PMOS transistor is applied with an equalizing enable signal.

Description

비트라인의 안정적인 전압 스윙을 보장하는 반도체 장치Semiconductor device ensures stable voltage swing of bitline

본 발명은 반도체 장치에 관한 것으로서, 특히 비트라인의 안정적인 전압 스윙을 보장하기 위해 비트라인의 풀-업 동작을 제어하는 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly to circuits for controlling pull-up operation of bit lines to ensure stable voltage swing of the bit lines.

일반적으로, 데이터의 읽기 및 쓰기 동작을 수행하는 반도체 장치는 안정적인 읽기 및 쓰기 동작을 위해 본격적인 상기 읽기 및 쓰기 동작 이전에 반도체 장치의 각 정비트라인 및 부비트라인을 풀-업 프리차지(Pull-up precharge) 한다.In general, a semiconductor device performing a read and write operation of data pulls-up precharges each positive bit line and a sub bit line of the semiconductor device before the read and write operations in earnest for a stable read and write operation. up precharge).

도 1은 종래의 반도체 장치에 대한 일실시예 회로도로서, 정비트라인(Bit) 및 부비트라인(/Bit) 사이에 위치하여 데이터를 저장하는 메모리셀(100)과, 정비트라인(Bit)을 풀-업시키는 피모스트랜지스터(PM11), 부비트라인(/Bit)을 풀-업시키는 피모스트랜지스터(PM12) 및 상기 정비트라인(Bit)과 부비트라인(/Bit)을 등화하기 위한 피모스트랜지스터(PM13)로 구성되어 정비트라인(Bit) 및 부비트라인(/Bit)을 프리차지 및 등화시키는 프리차지 및 등화부(200)로 이루어진다. 여기서, 피모스트랜지스터(PM11, PM12)의 게이트로 접지 전원을 입력받고, 피모스트랜지스터(PM13)의 게이트로 등화 인에이블 신호(/EQ)를 입력받는다.FIG. 1 is a circuit diagram of a semiconductor device according to an exemplary embodiment of the present invention. The memory cell 100 is positioned between a positive bit line and a sub bit line / Bit to store data and a positive bit line. PIM transistor PM11 for pull-up, PIM transistor PM12 for pull-up of sub-bit (/ Bit), and for equalizing the bit line and bit line (/ Bit). It is composed of a PMOS transistor (PM13) consists of a precharge and equalization unit 200 for precharging and equalizing the positive bit line (Bit) and the sub bit line (/ Bit). Here, the ground power is input to the gates of the PMOS transistors PM11 and PM12 and the equalization enable signal / EQ is input to the gate of the PMOS transistors PM13.

상기와 같이 이루어진 종래의 반도체 장치에서의 비트라인 풀-업 동작을 간략히 살펴보면, 먼저 피모스트랜지스터(PM11, PM12)는 워드라인(W/L)이 온(on)되었을 때 정비트라인(Bit) 및 부비트라인(/Bit)의 "하이(high)" 또는 "로우(low)" 레벨을 제어한다. 예를 들어 메모리셀(100)의 저장 노드(N1)에 "하이" 데이터(전원전압 레벨)가 저장되어 있고, 또다른 저장 노드(N2)에 "로우" 데이터(접지 전원 레벨)가 저장되어 있는 상태에서 워드라인(W/L)이 온되는 경우를 설명한다. 이러한 경우, 저장 노드(N2)에 의해 엔모스트랜지스터(NM13)가 턴-오프(turn-off)되어 노드(N1)에 저장된 "하이" 데이터가 엔모스트랜지스터(NM11)를 통해 정비트라인(Bit)에 전달된다. 반면, 저장 노드(N1)에 저장된 "하이" 데이터에 의해 엔모스트랜지스터(NM14)가 턴-온(turn-on)되어 피모스트랜지스터(PM12), 2개의 엔모스트랜지스터(NM12, NM14)를 통하는 전류 경로가 형성되어진다. 따라서, 피모스트랜지스터(PM12)의 전류 전달 능력과 엔모스트랜지스터(NM12, NM14)의 전류 전달 능력의 비에 의해 부비트라인(/Bit)의 전압 레벨이 결정된다.Briefly referring to the bit line pull-up operation in the conventional semiconductor device configured as described above, first, the PMOS transistors PM11 and PM12 have a positive bit line Bit when the word line W / L is turned on. And control the "high" or "low" level of the sub bit line / Bit. For example, "high" data (power supply voltage level) is stored in the storage node N1 of the memory cell 100, and "low" data (ground power supply level) is stored in another storage node N2. A case in which the word line W / L is turned on in the state will be described. In this case, the NMOS13 is turned off by the storage node N2, so that the "high" data stored in the node N1 is passed through the NMOS transistor NM11. Is delivered). On the other hand, the NMOS14 is turned on by the "high" data stored in the storage node N1, and the NMOS transistor NM14 is turned on through the PMOS transistor PM12 and the two NMOS transistors NM12 and NM14. A current path is formed. Therefore, the voltage level of the sub bit line / Bit is determined by the ratio of the current transfer capability of the PMOS transistor PM12 and the current transfer capability of the NMOS transistors NM12 and NM14.

상기와 마찬가지로 저장 노드(N1)에 "로우" 데이터, 저장 노드(N2)에 "하이"데이터가 저장된 경우에도, 정비트라인(Bit)의 전압 레벨은 피모스트랜지스터(PM11)의 전류 전달 능력과 엔모스트랜지스터(NM11, NM13)의 전류 전달 능력의 비에 의해 결정된다.As described above, even when " low " data is stored in the storage node N1 and " high " data is stored in the storage node N2, the voltage level of the positive bit line Bit is equal to the current transfer capability of the PMOS transistor PM11. It is determined by the ratio of the current transfer capability of the NMOS transistors NM11 and NM13.

다시 말해, 반도체 장치 내에는 수 많은 메모리셀이 존재하고, 프로세스 상태에 따라 메모리셀을 구성하는 트랜지스터의 전류 전달 능력이 변함으로써 메모리셀의 전류 변화량이 존재하게 된다. 그러나, 상기와 같은 종래의 반도체 장치에서는 이러한 전류 변화량에 대한 제어가 불가능한 문제가 있다. 또한, 메모리셀 내의 트랜지스터들(NM11, NM12, NM13 및 NM14)의 폭(width)이 1㎛ 이하의 작은 사이즈이기 때문에 프로세서의 변화에 의해 전류 전달 능력이 민감하게 변한다. 즉, 약간의 프로세스 변화에 의해 트랜지스터(NM12, NM14)의 전류 전달 능력이 떨어져 흐르는 전류가 감소하게 되면 부비트라인(/Bit)의 전압 스윙이 줄어들게 되고, 그에 따라 데이터의 읽기 동작 시 오류를 발생할 수 있는 문제가 있다.In other words, a large number of memory cells exist in the semiconductor device, and the amount of current change in the memory cells exists because the current transfer capability of the transistors constituting the memory cells changes depending on the process state. However, in the conventional semiconductor device as described above, there is a problem in that such control of the amount of current change is impossible. In addition, since the widths of the transistors NM11, NM12, NM13, and NM14 in the memory cell are smaller than 1 μm, the current transfer capability is sensitively changed by the change of the processor. In other words, if the current flowing through the transistors NM12 and NM14 decreases due to a slight process change, the voltage swing of the sub-bit line (/ Bit) is reduced, thereby causing an error during data read operation. There is a problem that can be.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 프로세스 상태에 영향을 받지 않고 항상 일정한 비트라인 전압 스윙을 유지하는 반도체 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device which maintains a constant bit line voltage swing at all times without being influenced by a process state.

도 1은 종래의 반도체 장치에 대한 일실시예 회로도.1 is a circuit diagram of an embodiment of a conventional semiconductor device.

도 2는 본 발명에 따른 반도체 장치에 대한 일실시예 회로도.2 is a circuit diagram of an embodiment of a semiconductor device according to the present invention;

도 3은 본 발명에 따른 풀-업 제어 회로도.3 is a pull-up control circuit diagram in accordance with the present invention.

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

200 : 풀-업부 100 : 메모리셀200: pull-up unit 100: memory cell

상기 목적을 달성하기 위한 본 발명은 정비트라인 및 부비트라인 사이에 위치하여 데이터를 저장하는 메모리셀; 제어 신호에 응답하여 상기 정비트라인 및 상기 부비트라인을 프리차지하기 위한 프리차지 수단; 및 프로세스 상태에 응답하여 상기 프리차지 수단을 제어하기 위한 상기 제어 신호를 발생하는 제어 신호 발생 수단을 포함하여 이루어진다.The present invention for achieving the above object is a memory cell for storing data located between the positive bit line and the sub bit line; Precharge means for precharging the positive bit line and the sub bit line in response to a control signal; And control signal generating means for generating the control signal for controlling the precharge means in response to a process state.

본 발명은 프로세스 변화에 따라 가변하는 메모리셀 내부의 트랜지스터의 전류 전달 능력에 응답하여 풀-업부의 트랜지스터의 입력 레벨을 제어함으로써 일정한 비트라인 전압 스윙을 유지한다.The present invention maintains a constant bit line voltage swing by controlling the input level of the transistor of the pull-up section in response to the current transfer capability of the transistor inside the memory cell that varies with process variations.

이하, 도면을 참조하여 본 발명의 일실시예를 구체적으로 살펴본다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 장치에 대한 일실시예 회로도로서, 정비트라인(Bit) 및 부비트라인(/Bit) 사이에 위치하여 데이터를 저장하는 메모리셀(100) 및 정비트라인(Bit)을 풀-업시키는 피모스트랜지스터(PM21), 부비트라인(/Bit)을 풀-업시키는 피모스트랜지스터(PM22) 및 상기 정비트라인(Bit)과 부비트라인(/Bit)을 등화하기 위한 피모스트랜지스터(PM23)로 구성되어 정비트라인(Bit) 및 부비트라인(/Bit)을 프리차지 및 등화시키는 프리차지 및 등화부(200)로 이루어진다. 여기서, 피모스트랜지스터(PM21, PM22)의 게이트로 제어 신호(CONT)가 인가되고, 피모스트랜지스터(PM13)의 게이트로 등화 인에이블 신호(/EQ)가 인가된다.FIG. 2 is a circuit diagram of a semiconductor device according to an embodiment of the present invention, wherein a memory cell 100 and a bit line (Bit) are located between a bit line (Bit) and a bit line (/ Bit) to store data. Equalizing the PMO transistor (PM21) which pulls up), the PMOS transistor (PM22) which pulls up the sub-bit line (/ Bit), and the positive bit line (Bit) and the sub-bit line (/ Bit) And a precharge and equalization unit 200 configured to precharge and equalize the positive bit line Bit and the sub bit line / Bit. Here, the control signal CONT is applied to the gates of the PMOS transistors PM21 and PM22, and the equalization enable signal / EQ is applied to the gate of the PMOS transistors PM13.

도 3은 상기 제어 신호(CONT)를 발생하는 본 발명에 따른 풀-업 제어 회로도이다. 도 3을 참조하면, 풀-업 제어 회로는 제어 신호(CONT)를 풀-업 구동하는 풀-업 구동부(300)와, 제어 신호(CONT)를 풀-다운 구동하는 풀-다운 구동부(310)로 이루어진다.3 is a pull-up control circuit diagram according to the present invention for generating the control signal CONT. Referring to FIG. 3, the pull-up control circuit includes a pull-up driver 300 for pull-up driving the control signal CONT and a pull-down driver 310 for pull-down driving the control signal CONT. Is made of.

풀-업 구동부(300)는 프로세스 변화에 민감하지 않은 저항(R) 또는 노말(normal) 트랜지스터를 구비한다.The pull-up driver 300 includes a resistor R or a normal transistor that is not sensitive to process changes.

풀-다운 구동부(310)는 메모리셀 내부의 트랜지스터(NM21, NM23 또는 NM22, NM24)와 동일한 트랜지스터(NM31, NM32)를 직렬 연결하여 구성한 단위 셀(311)을 n개 병렬 연결하여 이루어진다.The pull-down driving unit 310 is formed by connecting n unit cells 311 formed by connecting the same transistors NM31 and NM32 in series with the transistors NM21, NM23 or NM22 and NM24 in the memory cell in parallel.

메모리셀을 구성하는 각 트랜지스터(NM31, NM32)의 전류 전달 능력이 클 경우 제어 신호(CONT)의 레벨이 낮아져 그에 따라 프리차지 및 등화부(200)의 피모스트랜지스터(PM21, PM22)의 전류 전달 능력이 커지고, 메모리셀을 구성하는 각 트랜지스터(NM31, NM32)의 전류 전달 능력이 작을 경우 제어 신호(CONT)의 레벨이 높아져 그에 따라 프리차지 및 등화부(200)의 피모스트랜지스터(PM21, PM22)의 전류 전달 능력이 작아짐으로써, 항상 동일한 비트라인 전압 스윙을 확보할 수 있다.When the current transfer capability of each of the transistors NM31 and NM32 constituting the memory cell is large, the level of the control signal CONT is lowered, and accordingly, the current transfer of the PMOS transistors PM21 and PM22 of the precharge and equalizer 200 is performed. When the capability is increased and the current transfer capability of each of the transistors NM31 and NM32 constituting the memory cell is small, the level of the control signal CONT is increased, so that the PMOS transistors PM21 and PM22 of the precharge and equalizer 200 are accordingly increased. By decreasing the current transfer capability of the C1, it is possible to ensure the same bit line voltage swing at all times.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 프로세스 상태에 따라 변화하는 메모리 셀의 트랜지스터의 전류 전달 능력에 응답하여 풀-업부의 트랜지스터를 제어함으로써 프로세스 상태에 영향을 받지 않고 항상 일정한 비트라인 전압 스윙을 유지할 수 있는 효과가 있다.The present invention as described above, by controlling the transistor of the pull-up portion in response to the current transfer capability of the transistor of the memory cell that changes in accordance with the process state can maintain a constant bit line voltage swing at all times without being affected by the process state It works.

Claims (5)

정비트라인 및 부비트라인 사이에 위치하여 데이터를 저장하는 메모리셀;A memory cell positioned between the positive bit line and the sub bit line to store data; 제어 신호에 응답하여 상기 정비트라인 및 상기 부비트라인을 프리차지하기 위한 프리차지 수단; 및Precharge means for precharging the positive bit line and the sub bit line in response to a control signal; And 프로세스 상태에 응답하여 상기 프리차지 수단을 제어하기 위한 상기 제어 신호를 발생하는 제어 신호 발생 수단Control signal generating means for generating the control signal for controlling the precharge means in response to a process state 을 구비하여, 상기 정비트라인 및 상기 부비트라인의 전압 스윙을 일정하게 유지하는 반도체 장치.And a voltage swing of the positive bit line and the sub bit line. 제 1 항에 있어서,The method of claim 1, 상기 제어 신호 발생 수단은,The control signal generating means, 상기 제어 신호를 풀-업 구동하는 풀-업 구동 수단; 및Pull-up driving means for pull-up driving the control signal; And 상기 제어 신호를 풀-다운 구동하는 풀-다운 구동수단Pull-down driving means for pull-down driving the control signal; 을 포함하여 이루어지는 반도체 장치.A semiconductor device comprising a. 제 2 항에 있어서,The method of claim 2, 상기 풀-업 구동 수단은,The pull-up drive means, 프로세스 변화에 민감하지 않은 저항 또는 노말 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a resistor or a normal transistor that is insensitive to process variations. 제 2 항에 있어서,The method of claim 2, 상기 풀-다운 구동 수단은,The pull-down drive means, 상기 메모리셀을 구성하는 내부 트랜지스터와 동일한 프로세스 특성을 가지는 다수의 트랜지스터를 직렬 연결한 단위 셀을 다수개 병렬 연결하도록 구성된 것을 특징으로 하는 반도체 장치.And a plurality of unit cells in parallel connected in series with a plurality of transistors having the same process characteristics as the internal transistors constituting the memory cell. 제 1 항에 있어서,The method of claim 1, 상기 프리차지 수단은,The precharge means, 상기 제어 신호를 게이트 입력으로 받고, 전원전압과 상기 정비트라인에 연결되어 상기 정비트라인을 프리차지시키는 제1 피모스트랜지스터; 및A first PMOS transistor configured to receive the control signal as a gate input and be connected to a power supply voltage and the positive bit line to precharge the positive bit line; And 상기 제어 신호를 게이트 입력으로 받고, 전원전압과 상기 부비트라인에 연결되어 상기 부비트라인을 프리차지시키는 제2 피모스트랜지스터A second PMOS transistor that receives the control signal as a gate input and is connected to a power supply voltage and the sub bit line to precharge the sub bit line 를 포함하여 이루어지는 반도체 장치.A semiconductor device comprising a.