KR0138958B1 - Static random access memory cell - Google Patents
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Abstract
본 발명은 백바이어스(BACK BIAS) 변화를 갖는 스태틱램 셀 구조에 있어서, SRAM 셀을 구성하는 드라이버 트랜지스터(TR2)의 소오스 단자에 연결되어 스탠드 바이(stand-by) 상태에서 드라이버 트랜지스터(TR2)의 소오스 단자에 일정전압이 인가되도록 하여 드라이버 트랜지스터(TR2)의 누설전류를 감소 시키고, 읽기 또는 쓰기 동작시에는 드라이버 트랜지스터(TR2)의 소오스 단자에 걸린 일정전압을 Vss로 바이 패스 되도록 하는 백 바이어스 변환 수단(1)를 포함하여 이루어지는 것을 특징으로 한다.The present invention relates to a static RAM cell structure having a back bias change, which is connected to a source terminal of a driver transistor TR2 constituting an SRAM cell and is connected to a source terminal of the driver transistor TR2 in a stand-by state. Back bias converting means for reducing the leakage current of the driver transistor TR2 by applying a constant voltage to the source terminal and bypassing a constant voltage across the source terminal of the driver transistor TR2 to Vss during a read or write operation. It is characterized by including (1).
Description
제1도는 종래의 SRAM 셀의 회로도,1 is a circuit diagram of a conventional SRAM cell,
제2도는 본 발명의 일실시예에 따른 SRAM 셀의 회로도.2 is a circuit diagram of an SRAM cell according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
TR1:억세스 트랜지스터TR2:드라이버 트랜지스터TR1: access transistor TR2: driver transistor
TR3:바이패스 트랜지스터W/L:워드라인TR3: Bypass Transistor W / L: Word Line
B/L:비트라인B / L: bit line
본 발명은 저전력 소모와 고속 동작을 이루기 위한 스태틱램(SRAM:Static Random Access Memory) 셀(cell) 구조에 관한 것이다.The present invention relates to a static random access memory (SRAM) cell structure for achieving low power consumption and high speed operation.
종래의 SRAM 셀 동작을 제1도를 통하여 살펴보면 다음과 같다.A conventional SRAM cell operation is described with reference to FIG. 1 as follows.
제1도에는 전형적인 SRAM 셀을 도시한 것으로, 쓰기(Write) 동작시 워드라인(W/L)에 고전압(High Voltage)을 주어 비트라인(B/L)에 한측단자가 연결되어 있는 NMOS 억세스 트랜지스터(TR1)를 온(turn on) 시키게 되면 비트라인(B/L)의 전압신호는 NMOS 드라이버 트랜지스터(TR2)의 게이트단을 하이(High) 혹은 로우(Low)의 상태로 만들어준다. 이때 쓰기동작 시간을 줄기이 위해서는 억세스 트랜지스터(TR1)와 드라이버트랜지스터(TR2)의 전류구동 능력을 키워주어야 하는데, 트랜지스터의 사이즈를 증가시키는 방법도 있을 수 있으나 셀 크기를 가능하면 줄이려는 고집적 소자에서는 현명한 방법이라 할 수 없다. 따라서, 억세스 트랜지스터와 드라이버 트랜지스터의 문턱전압(Threshold Voltage)(Vt)을 구동능력을 증가시켜야 한다.FIG. 1 illustrates a typical SRAM cell. An NMOS access transistor is connected to one terminal of a bit line B / L by giving a high voltage to a word line W / L during a write operation. When the TR1 is turned on, the voltage signal of the bit line B / L causes the gate terminal of the NMOS driver transistor TR2 to be in a high state or a low state. At this time, in order to reduce the write operation time, the current driving capability of the access transistor TR1 and the driver transistor TR2 needs to be increased. There may be a method of increasing the size of the transistor. It can not be called. Therefore, it is necessary to increase the driving capability of the threshold voltage V t of the access transistor and the driver transistor.
그러나 드라이버 트랜지스터의 문턱전압을 낮추게 되면, 쓰기동작후 셀이 어떤 정보를 기억하고 있는 상태, 즉, 스탠바이(Stand-by) 상태에서, 문턱전압이 낮아진 드라이버 트랜지스터(TR2)를 통해 저장노드로부터 접지단으로 누설전류(Leakage Current)가 많이 흐르기 때문에 전력 소모가 증가할 수밖에 없다.However, when the threshold voltage of the driver transistor is lowered, the cell stores some information after the write operation, that is, in a stand-by state, from the storage node to the ground terminal through the driver transistor TR2 having the lower threshold voltage. As leakage current flows a lot, power consumption is inevitably increased.
따라서, 본 발명은 셀을 구성하고 있는 억세스 및 드라이버 트랜지스터의 문턱전압을 낮추어 읽기 및 쓰기 구동 속도를 증대시키는 동시에, 드라이버 트랜지스터의 문턱전압이 낮아짐으로써 발생되는 스탠바이 누설전류를 감소시켜 저전력 소모를 이룰 수 있는 SRAM 셀을 제공하는데 그 목적이 있다.Accordingly, the present invention increases the read and write driving speeds by lowering the threshold voltages of the access and driver transistors constituting the cell, and at the same time reduces standby leakage current generated by lowering the threshold voltage of the driver transistors, thereby achieving low power consumption. The purpose is to provide an SRAM cell.
상기 목적을 달성하기 위하여 본 발명은, 드라이버 트랜지스터를 포함하는 스태틱램 셀에 있어서, 상기 셀이 쓰기 또는 읽기 동작 상태일 때, 상기 드라이버 트랜지스터 소오스단에 접지전압을 전달하는 수단; 및 상기 셀이 스탠바이 상태일 때, 상기 드라이버 트랜지스터 소오스단이 접지전압 보다 소정치 높은 전압치를 갖도록 하여 상기 셀의 누설전류를 감소시키기 위한 수단을 포함하여 이루어진다.In accordance with one aspect of the present invention, there is provided a static RAM cell including a driver transistor, comprising: means for transferring a ground voltage to the driver transistor source terminal when the cell is in a write or read operation state; And means for reducing the leakage current of the cell by causing the driver transistor source terminal to have a voltage value higher than a ground voltage when the cell is in the standby state.
종래 SRAM 셀의 드라이버 트랜지스터 소오스단은 접지전압단(Vss)에 고정 접속되어 있는데 반해, 본 발명의 SRAM 셀은 셀이 스탠바이 상태일 때 드라이버 트랜지스터(TR2)의 소오스 단자가 0.3V~0.5V 정도의 전압 레벨을 갖도록 하여 백 바이어스(back bias)를 걸어주는 것이다. 물론 스탠바이 상태가 아니고 셀이 쓰기 및 읽기 동작할 때에는 셀의 드라이버 트랜지스터(TR2) 소오스 단자가 접지전압을 갖도록 한다. 이렇게 드라이버 트랜지스터 소오스단의 전위를 셀의 구동 상태에 따라 변환시켜주면, 드라이버 트랜지스터의 문턱전압(Vt)을 낮게 형성하더라도, 스탠바이 상태에서는 백 바이어스에 의해 드라이버 트랜지스터의 문턱전압이 높아지므로써 셀의 저장노드로부터 드라이버 트랜지스터를 통해 누설되는 전류가 감소할 것이고, 읽기 및 쓰기 구동 상태에서는 백 바이어스가 걸려있지 않으므로 드라이버 트랜지스터의 문턱전압이 낮은 상태를 유지하여 쓰기 구동 능력이 증대되게 된다.While the driver transistor source terminal of the conventional SRAM cell is fixedly connected to the ground voltage terminal Vss, the SRAM cell of the present invention has a source terminal of about 0.3V to 0.5V when the cell is in the standby state. It has a back bias by having a voltage level. Of course, when the cell is not in the standby state and the cell writes and reads, the source terminal of the driver transistor TR2 of the cell has a ground voltage. When the potential of the driver transistor source terminal is converted in accordance with the driving state of the cell in this manner, even if the threshold voltage Vt of the driver transistor is lowered, the threshold voltage of the driver transistor is increased due to the back bias in the standby state, thereby storing the cell. The leakage current through the driver transistor will be reduced, and since the back bias is not applied in the read and write driving states, the threshold voltage of the driver transistor is kept low, thereby increasing the write driving capability.
이하, 첨부된 도면 제2도를 참조하여 본 발명의 실시예를 상세히 살펴보면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIG. 2.
도면 제2도는 본 발명의 일실시예에 따른 SRAM 셀 회로도이다.2 is an SRAM cell circuit diagram according to an embodiment of the present invention.
도면에 도시된 바와 같이, SRAM 셀의 드라이버 트랜지스터(TR2) 소오스단은 서로 병렬 접속된 저항(R) 및 바이패스(by pass) 트랜지스터(TR3)를 통해 접지전압단(Vss)에 접속되어 있다. 바이패스 트랜지스터(TR3)는 셀이 읽기 또는 쓰기 동작임을 알리는 제어신호(Va)를 자신의 게이트로 입력받아 온/오프 구동된다. 즉, 바이패스 트랜지스터(TR3)는 제어신호(Va)에 응답하여 셀이 읽기 또는 쓰기 동작일 때 턴-오프되고 그 이외의 상태, 즉 스탠바이 상태일 때 턴-오프 된다. 저항(R)은 드라이버 트랜지스터(TR2)의 소오스 단자가 0.3V~0.5V 정도의 전압을 갖도록 백 바이어스를 걸어주기 위한 적절한 저항값을 갖는 저항이다.As shown in the figure, the source terminal of the driver transistor TR2 of the SRAM cell is connected to the ground voltage terminal Vss through the resistor R and the bypass transistor TR3 connected in parallel with each other. The bypass transistor TR3 is driven on / off by receiving a control signal Va indicating that the cell is a read or write operation through its gate. That is, the bypass transistor TR3 is turned off when the cell is in a read or write operation in response to the control signal Va and is turned off when the cell is in another state, that is, in a standby state. The resistor R is a resistor having an appropriate resistance value for applying a back bias so that the source terminal of the driver transistor TR2 has a voltage of about 0.3V to 0.5V.
그러면, 제2도의 동작을 상세히 살펴본다.Next, the operation of FIG. 2 will be described in detail.
스탠바이 상태에서는 바이패스 트랜지스터(TR3)가 오프(off)되므로, 저항(R)에 위해 노드A(드라이버 트랜지스터의 소오스단)는 접지전압 이상의 0.3V~0.5V 전압이 되어, 백 바이어스가 걸리게 된다. 따라서 드라이버 트랜지스터(TR2)의 문턱전압이 높아지게 되고 이에 의해 누설전류를 감소시키게 된다. 이때 드라이버트랜지스터(TR2)는 억세스 트랜지스터(TR1)보다 문턱전압이 높다.Since the bypass transistor TR3 is turned off in the standby state, the node A (source terminal of the driver transistor) becomes 0.3V to 0.5V or more above the ground voltage for the resistor R, and the back bias is applied. Accordingly, the threshold voltage of the driver transistor TR2 is increased, thereby reducing the leakage current. In this case, the driver transistor TR2 has a higher threshold voltage than the access transistor TR1.
그리고, 읽기 혹은 쓰기 동작시에는 제어신호(Va)에 의해 트랜지스터(TR3)가 온(On)되어 노드A(드라이버 트랜지스터의 소오스단)의 전위를 접지전압으로 떨어뜨리게 된다. 이에 의해 드라이버 트랜지스터는 낮은 문턱전압을 유지하여 구동 속도를 증가시키게 된다. 그리고 이때 드라이버트랜지스터(TR2)는 억세스 트랜지스터(TR1)보다 문적전압이 낮다.In the read or write operation, the transistor TR3 is turned on by the control signal Va to bring the potential of the node A (source terminal of the driver transistor) to the ground voltage. As a result, the driver transistor maintains a low threshold voltage to increase the driving speed. In this case, the driver transistor TR2 has a lower literary voltage than the access transistor TR1.
상기와 같이 이루어지는 본 발명은 SRAM 셀의 읽기 및 쓰기 시간을 빠르게 함과 동시에 스탠바이 상태에서 메모리 셀에 흐르는 누설전류를 감소시키므로, 저전력 소모와 고속 동작을 동시에 만족하는 SRAM 소자를 제공할 수 있다.The present invention as described above can provide an SRAM device that satisfies low power consumption and high-speed operation at the same time because the read and write time of the SRAM cell and the leakage current flowing through the memory cell in the standby state is reduced.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940008591A KR0138958B1 (en) | 1994-04-22 | 1994-04-22 | Static random access memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940008591A KR0138958B1 (en) | 1994-04-22 | 1994-04-22 | Static random access memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950030147A KR950030147A (en) | 1995-11-24 |
| KR0138958B1 true KR0138958B1 (en) | 1998-06-01 |
Family
ID=19381564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940008591A KR0138958B1 (en) | 1994-04-22 | 1994-04-22 | Static random access memory cell |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0138958B1 (en) |
-
1994
- 1994-04-22 KR KR1019940008591A patent/KR0138958B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950030147A (en) | 1995-11-24 |
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