KR100318466B1 - A boot strap circuit in SRAM - Google Patents
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Abstract
본 발명은 반도체 메모리 관련 기술에 관한 것으로, 특히 SRAM의 부트스트랩 회로에 관한 것이며, SRAM 셀의 셀비에 따라 워드라인 구동 전위의 레벨을 조절할 수 있는 에스램의 부트스트랩 회로를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 구동 트랜지스터와 액세스 트랜지스터를 포함하는 다수의 메모리 셀을 구비하는 에스램의 부트스트랩 회로에 있어서, 상기 구동 트랜지스터의 전류 구동력을 대변하는 제1 구동단 및 상기 액세스 트랜지스터의 전류 구동력을 대변하는 제2 구동단을 구비하며, 상기 제1 및 제2 구동단의 전류 구동력을 비교하여 상기 메모리 셀의 셀비를 검출하기 위한 셀비 검출 수단과, 상기 셀비 검출 수단으로부터 출력된 셀비 검출 신호 및 펄스 워드라인 신호에 응답하여 전원 전위의 승압 레벨을 조절하기 위한 승압 수단을 구비하는 에스램의 부트스트랩 회로가 제공된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory related technology, and more particularly, to a bootstrap circuit of an SRAM, and an object thereof is to provide a bootstrap circuit of an SRAM capable of adjusting a level of a word line driving potential according to a cell ratio of an SRAM cell. . According to an aspect of the present invention, in an SRAM bootstrap circuit having a plurality of memory cells including a driving transistor and an access transistor, the first driving stage and the access transistor representing the current driving force of the driving transistor. A second driving stage representing the current driving force, and comparing the current driving forces of the first and second driving stages with a cell ratio detecting means for detecting a cell ratio of the memory cell; and a cell ratio detection output from the cell ratio detecting means. An SRAM bootstrap circuit is provided having boosting means for adjusting a boosting level of a power supply potential in response to a signal and a pulse wordline signal.
Description
본 발명은 반도체 메모리 관련 기술에 관한 것으로, 특히 SRAM의 부트스트랩 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory related technologies, and more particularly to a bootstrap circuit for an SRAM.
일반적으로 종래의 반도체 메모리 소자는 그 동작 전원으로 5V 전원를 사용하였으나, 최근 집적도의 증가로 인하여 메모리 소자내의 개별 소자들의 크기가 감소함에 따라 소자의 신뢰성 확보를 위하여 그 동작 전원 전압이 3.3V 또는 2.5V 등으로 점차 낮아지고 있다. 특히, 노이즈의 저감 및 전력 소모 감소 등을 목적으로 도입된 저전력 에스램(SRAM, Static Random Access Memory)에서는, 낮은 전원 전압으로 메모리 셀을 구동함에 따라 메모리 셀의 데이터를 비트라인으로 충분히 전달하기 위하여 부트스트랩 회로를 사용하여 전원 전위보다 높은 전위의 전압을 발생시켜 사용하게 되었다.In general, a conventional semiconductor memory device uses a 5V power supply as its operating power supply, but as the size of individual devices in the memory device decreases due to the recent increase in integration, the operating power supply voltage is 3.3V or 2.5V to secure the reliability of the device. It is getting lower gradually. In particular, low power static random access memory (SRAM), which is introduced for the purpose of noise reduction and power consumption, is used to sufficiently transfer data of a memory cell to a bit line as the memory cell is driven at a low power supply voltage. Bootstrap circuits are used to generate voltages above the power supply potential.
첨부된 도면 도 1은 일반적인 고부하 레지스터(HLR)형 SRAM 메모리 셀의 회로도이다. 도 1을 참조하면, HLR형 SRAM 메모리 셀(10)은 워드라인(WL)에 의하여 제어되는 두 개의 액세스 트랜지스터(12 및 14)와, 전원전위에 접속된 두 개의 부하소자(16 및 18)와, 부하소자 및 액세스 트랜지스터의 접속 노드(노드 1 또는 노드 2)와 접지 사이에 접속된 두 개의 구동 트랜지스터(20 및 22)를 구비한다.1 is a circuit diagram of a typical high load register (HLR) type SRAM memory cell. Referring to FIG. 1, an HLR type SRAM memory cell 10 includes two access transistors 12 and 14 controlled by a word line WL, two load elements 16 and 18 connected to a power supply potential, And two drive transistors 20 and 22 connected between the load element and the connection node (node 1 or node 2) of the access transistor and ground.
한편, 메모리 셀(10)에 접속된 워드라인(WL)이 선택되어 액세스 트랜지스터(12 및 14)의 게이트에 하이(high) 레벨 신호가 인가되고, 그에 접속된 비트라인(BL 및 /BL)과 메모리 셀(10)의 노드 1 또는 노드 2 사이에 데이터가 전달됨으로써 데이터 독출/기록 동작이 수행된다. 이때, 구동 트랜지스터(20 및 22)는 비트라인으로부터 노드 1 또는 노드 2 중에 로우(low) 데이터가 저장된 쪽으로 전달되는 프리차지 전위를 접지쪽으로 다시 전달하는 역할을 수행하게 된다.Meanwhile, the word line WL connected to the memory cell 10 is selected so that a high level signal is applied to the gates of the access transistors 12 and 14, and the bit lines BL and / BL connected thereto. The data read / write operation is performed by transferring data between the node 1 or the node 2 of the memory cell 10. In this case, the driving transistors 20 and 22 transfer the precharge potential from the bit line toward the ground to the low data stored in the node 1 or the node 2 to the ground side.
상기한 바와 같은 SRAM 메모리 셀의 데이터 기록/독출 동작의 특성에 따라,구동 트랜지스터와 전달 트랜지스터의 전류 구동 능력의 비가 SRAM의 신뢰성을 결정하는 중요한 요소의 하나가 된다. 구동 트랜지스터를 통하여 흐르는 전류(Idtr)와 액세스 트랜지스터를 통하여 흐르는 전류(Iatr)의 비 즉, Idtr/Iatr을 셀비(Cell Ratio)라 하는데, 통상적으로 셀비가 3 이상(Idtr/Iatr≥ 3)이 될 것을 권고하고 있다.According to the characteristics of the data write / read operation of the SRAM memory cell as described above, the ratio of the current driving capability of the driving transistor and the transfer transistor becomes one of the important factors for determining the reliability of the SRAM. The ratio of the current I dtr flowing through the driving transistor and the current I atr flowing through the access transistor, i.e., I dtr / I atr , is called a cell ratio, and a cell ratio of 3 or more (I dtr / I It is recommended that atr ≥ 3).
예를 들어, 도 1의 노드 1에 하이 데이터가 저장되고 노드 2에 로우 데이터가 저장되어 있다고 가정하자. 이때, 데이터를 독출하기 위하여 워드라인(WL)을 선택하면, 액세스 트랜지스터(12 및 14)가 턴온 상태로 되고, 비트라인에 프리차지 되어 있던 전원 전위가 노드 2로 전달된다. 이때, 구동 트랜지스터(20 또는 22)의 전류 구동 능력이 액세스 트랜지스터(12 또는 14)의 전류 구동 능력보다 3배 이상 크지 않은 경우에는, 구동 트랜지스터(22)가 프리차지 전위를 접지로 전달시켜 다시 노드 2를 로우 전위로 만들기 전에, 프리차지 전위가 게이트에 가해지고 있는 다른 구동 트랜지스터(20)가 턴온 상태로 된다. 이렇게 되면 노드 1에 저장된 하이 데이터가 접지쪽으로 흘러나가게 되고, 이는 다시 구동 트랜지스터(22)를 충분히 턴온 상태로 되지 못하게 하여 결국 메모리 셀에 저장된 데이터가 파괴되기에 이른다. 따라서, 셀비가 3 이상이 되도록 유지할 필요가 있는 것이다.For example, assume that high data is stored in node 1 of FIG. 1 and low data is stored in node 2. At this time, when the word line WL is selected to read data, the access transistors 12 and 14 are turned on, and the power supply potential precharged to the bit line is transferred to the node 2. At this time, when the current driving capability of the driving transistor 20 or 22 is not more than three times greater than the current driving capability of the access transistor 12 or 14, the driving transistor 22 transfers the precharge potential to the ground, and again the node. Before bringing 2 to the low potential, the other driving transistor 20 to which the precharge potential is applied to the gate is turned on. This causes high data stored in node 1 to flow to ground, which again prevents the driving transistor 22 from turning on sufficiently, resulting in the destruction of data stored in the memory cell. Therefore, it is necessary to keep it so that cell ratio may be three or more.
그러나, 제조 공정상의 변화, 동작 전원의 불안정(fluctuation), 동작 환경(온도 등)의 변화 등에 따라 셀비가 언제나 적절한 수준으로 유지된다는 것을 보장할 수 없는 문제점이 있다. 특히, 메모리 소자를 제조한 후에 가능한 모든 동작 환경 하에서의 신뢰성을 보장하기 위하여 전체 메모리 셀의 셀비가 3 이상인지를 테스트하는 것은 불가능한 문제점이 있다.However, there is a problem in that the cell ratio is always maintained at an appropriate level due to changes in the manufacturing process, fluctuations in the operating power supply, changes in the operating environment (temperature, etc.). In particular, there is a problem that it is impossible to test whether the cell ratio of the entire memory cell is 3 or more in order to ensure reliability under all possible operating environments after fabricating the memory device.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, SRAM 셀의 셀비에 따라 워드라인 구동 전위의 레벨을 조절할 수 있는 에스램의 부트스트랩 회로를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a bootstrap circuit of SRAM that can adjust the level of the word line driving potential according to the cell ratio of the SRAM cell.
도 1은 일반적인 고부하 레지스터(HLR)형 SRAM 메모리 셀의 회로도.1 is a circuit diagram of a typical high load register (HLR) type SRAM memory cell.
도 2는 본 발명에 따른 부트스트랩 회로의 블록 구성도.2 is a block diagram of a bootstrap circuit according to the present invention;
도 3은 도 2의 셀비 검출부(200)의 예시도.3 is an exemplary view of the cell ratio detection unit 200 of FIG. 2.
도 4는 도 2의 승압부(210)의 예시도.4 is an exemplary view of the boosting unit 210 of FIG. 2.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 메모리 셀 200 : 셀비 검출부10: memory cell 200: cell ratio detector
210 : 승압부 410 : 제1 승압 루트부210: boosting unit 410: first boosting route
420 : 제2 승압 루트부 430 : 프리차지부420: second boosting route portion 430: precharge portion
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 구동 트랜지스터와 액세스 트랜지스터를 포함하는 다수의 메모리 셀을 구비하는 에스램의 부트스트랩 회로에 있어서, 상기 구동 트랜지스터의 전류 구동력을 대변하는 제1 구동단 및 상기 액세스 트랜지스터의 전류 구동력을 대변하는 제2 구동단을 구비하며, 상기 제1 및 제2 구동단의 전류 구동력을 비교하여 상기 메모리 셀의 셀비를 검출하기 위한 셀비 검출 수단과, 상기 셀비 검출 수단으로부터 출력된 셀비 검출 신호 및 펄스 워드라인 신호에 응답하여 전원 전위의 승압 레벨을 조절하기 위한 승압 수단을 구비하는 에스램의 부트스트랩 회로가 제공된다.According to an aspect of the present invention for achieving the above object, in the bootstrap circuit of SRAM having a plurality of memory cells including a driving transistor and an access transistor, the first drive for representing the current driving force of the driving transistor And a second driving stage that represents the current driving force of the access transistor, a cell ratio detecting means for detecting a cell ratio of the memory cell by comparing the current driving forces of the first and second driving stages, and the cell ratio detection. An bootstrap circuit of SRAM having a boosting means for adjusting a boosting level of a power supply potential in response to a cell ratio detection signal and a pulse wordline signal outputted from the means is provided.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2는 본 발명에 따른 부트스트랩 회로의 블록 구성도이다. 도 2를 참조하면, 본 발명의 부트스트랩 회로는 메모리 셀의 셀비를 검출하기 위한 셀비 검출부(200)와, 셀비 검출부(200)에 의하여 생성된 셀비 검출 신호에 응답하여 전원 전위의 승압 레벨을 조절하기 위한 승압부(210)를 구비한다.2 is a block diagram of a bootstrap circuit according to the present invention. Referring to FIG. 2, the bootstrap circuit of the present invention adjusts a voltage level of a power supply potential in response to a cell ratio detection unit 200 for detecting a cell ratio of a memory cell and a cell ratio detection signal generated by the cell ratio detection unit 200. It is provided with a boosting unit 210 for.
첨부된 도면 도 3은 도 2의 셀비 검출부(200)의 예시도이다. 도 3을 참조하면, 셀비 검출부(200)는, 공급 전원(Vcc)에 접속되며 크로스 접속된 제1 및 제2 PMOS 트랜지스터(PMOS1 및 PMOS2)와, 게이트에 공급 전원(Vcc)이 인가되며 제1 PMOS 트랜지스터(PMOS1)에 접속된 제1 NMOS 트랜지스터(D-MOS)와, 각각의 게이트에 공급 전원(Vcc)이 인가되며 제2 PMOS 트랜지스터(PMOS2)에 병렬로 접속된 3개의 제2 NMOS 트랜지스터(A-MOS)와, 제1 및 제2 NMOS 트랜지스터의 공통 접점과 접지 사이에 접속된 제3 NMOS 트랜지스터(NMOS3)를 포함한다.3 is an exemplary diagram of the cell ratio detector 200 of FIG. 2. Referring to FIG. 3, the cell ratio detection unit 200 is connected to a supply power supply Vcc and cross-connects first and second PMOS transistors PMOS1 and PMOS2, and a supply power supply Vcc is applied to a gate, and thus the first power supply is applied to the cell ratio detection unit 200. The first NMOS transistor D-MOS connected to the PMOS transistor PMOS1 and three second NMOS transistors connected to the second PMOS transistor PMOS2 in which a supply power supply Vcc is applied to each gate thereof. A-MOS) and a third NMOS transistor (NMOS3) connected between the common contact of the first and second NMOS transistors and the ground.
여기서, 제1 NMOS 트랜지스터(D-MOS)는 메모리 셀(10, 도 1 참조)의 구동 트랜지스터(20, 22)와 실질적으로 동일한 구조 및 크기를 갖도록 형성되며, 3개의 제2 NMOS 트랜지스터(A-MOS)는 모두 메모리 셀(10)의 액세스 트랜지스터(16, 18)와 실질적으로 동일한 구조 및 크기를 갖도록 형성된다. 도 3에 도시된 바와 같이, 셀비 검출부(200)에는 세 개의 제2 NMOS 트랜지스터(A-MOS)를 병렬 접속하였다. 따라서, 만약 메모리 셀(10)의 셀비가 3이라면, 제1 NMOS 트랜지스터(D-MOS)와 세 개의 제2 NMOS 트랜지스터(A-MOS)의 전류 구동 능력이 동일할 것이나, 만약 셀비가 3보다 작다면, 제1 NMOS 트랜지스터(D-MOS)의 전류 구동 능력이 3개의 제2 NMOS 트랜지스터(A-MOS)의 전류 구동 능력의 합보다 작게 된다. 따라서, 제3 NMOS 트랜지스터(NMOS3)에 제어신호(CS)가 인가되어 회로가 인에이블 되면, 3개의 제2 NMOS 트랜지스터(A-MOS)가 제1 NMOS 트랜지스터(D-MOS)보다 더 빨리 접지 전위를 전달할 수 있으므로, 제2 PMOS 트랜지스터(PMOS2)와 제2 NMOS 트랜지스터(A-MOS)의 접점인 노드 OP2의 전위가 제1 PMOS 트랜지스터(PMOS1)와 제1 NMOS 트랜지스터(D-MOS)의 접점인 노드 OP1의 전위보다 빠르게 낮아지게 된다. 이에 따라 제1 PMOS 트랜지스터(PMOS1)에 의하여 노드 OP1로 공급 전원(Vcc)이 보다 용이하게 전달되어, 결국 노드 OP1은 Vcc 레벨로, 노드 OP2는 접지 전위로 안정화된다. 따라서, 셀비 검출부(200)의 출력(CR)은 하이(HIGH)가 된다.Here, the first NMOS transistor D-MOS is formed to have substantially the same structure and size as the driving transistors 20 and 22 of the memory cell 10 (refer to FIG. 1). The MOSs are all formed to have substantially the same structure and size as the access transistors 16 and 18 of the memory cell 10. As shown in FIG. 3, three second NMOS transistors A-MOS are connected in parallel to the cell ratio detection unit 200. Thus, if the cell ratio of the memory cell 10 is 3, the current driving capability of the first NMOS transistor (D-MOS) and the three second NMOS transistors (A-MOS) will be the same, but if the cell ratio is less than 3, If so, the current driving capability of the first NMOS transistor D-MOS is smaller than the sum of the current driving capabilities of the three second NMOS transistors A-MOS. Therefore, when the control signal CS is applied to the third NMOS transistor NMOS3 and the circuit is enabled, the three second NMOS transistors A-MOS are grounded faster than the first NMOS transistors D-MOS. Since the potential of the node OP2, which is a contact point of the second PMOS transistor PMOS2 and the second NMOS transistor A-MOS, is a contact point of the first PMOS transistor PMOS1 and the first NMOS transistor D-MOS, It is lowered faster than the potential of the node OP1. Accordingly, the power supply Vcc is more easily transmitted to the node OP1 by the first PMOS transistor PMOS1, so that the node OP1 is stabilized at the Vcc level and the node OP2 is stabilized at the ground potential. Therefore, the output CR of the cell ratio detection unit 200 becomes high.
반대로, 만약 메모리 셀(10)(도 1 참조)의 셀비가 3보다 크다면, 제1 NMOS 트랜지스터(D-MOS)의 전류 구동 능력이 3개의 제2 NMOS 트랜지스터(A-MOS)들의 전류 구동 능력의 합보다 클 것이므로, 상기와 같은 동작 원리에 의해 셀비 검출부(200)의 출력(CR)은 로우(LOW)가 된다.Conversely, if the cell ratio of the memory cell 10 (see FIG. 1) is greater than 3, the current driving capability of the first NMOS transistor D-MOS is the current driving capability of three second NMOS transistors A-MOS. Since it is larger than the sum, the output CR of the cell ratio detection unit 200 goes low according to the operation principle as described above.
한편, 셀비 검출부(200)는 그 출력단에 버퍼(310)를 추가적으로 포함할 수도 있다. 버퍼(310)는 2개의 인버터(INV1, INV2)로 구성된다.Meanwhile, the cell ratio detector 200 may further include a buffer 310 at an output terminal thereof. The buffer 310 is composed of two inverters INV1 and INV2.
첨부된 도면 도 4는 도 2의 승압부(210)의 예시도이다. 도 4를 참조하면, 승압부(210)는 제1 승압 루트부(410), 제2 승압 루트부(420) 및 프리차지부(430)를 구비한다. 제1 승압 루트부(410)는 펄스 워드라인 선택 신호(PWL)에 응답하여 전원 전위를 승압시키기 위한 것이며, 제2 승압 루트부(420)는 셀비 검출부(200)로부터 출력된 셀비 검출 신호(CR)에 응답하여 전원 전위를 승압시키기 위한 것이다. 또한, 프리차지부(430)는 전원 전위가 승압될 수 있도록 출력단에 미리 소정의 전원을 가하기 위한 것이다.4 is an exemplary view of the booster 210 of FIG. 2. Referring to FIG. 4, the boosting unit 210 includes a first boosting route 410, a second boosting route 420, and a precharge unit 430. The first boosting root unit 410 is for boosting the power supply potential in response to the pulse word line selection signal PWL, and the second boosting root unit 420 is a cell ratio detecting signal CR output from the cell ratio detecting unit 200. Is to boost the power supply potential. In addition, the precharge unit 430 is for applying a predetermined power to the output terminal in advance so that the power supply potential can be boosted.
도시된 바와 같이, 제1 승압 루트부(410)는 펄스 워드라인 신호(PWL)와 전원 전위(Vcc)를 입력으로 하는 제1 낸드 게이트(411)와, 다수의 인버터(412∼416) 및 제1 승압 캐패시터(417)를 구비한다. 제2 승압 루트부(420)는 제1 승압 루트부(410)로부터의 출력된 지연 펄스(Pd2)와 셀비 검출 신호(CR)를 입력으로 하는 제2 낸드 게이트(421)와 인버터(422) 및 제2 승압 캐패시터(423)를 구비한다. 또한, 프리차지부(430)는 제1 승압 루트부(410)로부터 출력된 지연 펄스(Pd1)에 의하여 제어되는 NMOS 트랜지스터(NMOS4) 및 PMOS 트랜지스터(PMOS3)와, 전원 전위(Vcc) 및 출력단(Vout) 사이에 접속된 PMOS 트랜지스터(PMOS4)를 포함한다. PMOS 트랜지스터(PMOS3, PMOS4)의 기판(웰)은 출력단(Vout)에 접속되어 있다.As illustrated, the first boosting root unit 410 may include a first NAND gate 411 for inputting a pulse word line signal PWL and a power supply potential Vcc, a plurality of inverters 412 to 416, and a plurality of inverters. One boost capacitor 417 is provided. The second boosting route 420 may include a second NAND gate 421 and an inverter 422 that input the delay pulse Pd2 and the cell ratio detection signal CR output from the first boosting route 410. A second boosted capacitor 423 is provided. The precharge unit 430 also includes an NMOS transistor NMOS4 and a PMOS transistor PMOS3 controlled by a delay pulse Pd1 output from the first boosting root unit 410, a power supply potential Vcc, and an output terminal ( And PMOS transistor PMOS4 connected between Vout). The substrates (wells) of the PMOS transistors PMOS3 and PMOS4 are connected to the output terminal Vout.
이하, 상기와 같이 구성된 승압부(210)의 동작을 설명하기로 한다.Hereinafter, the operation of the boosting unit 210 configured as described above will be described.
메모리 셀(10, 도 1 참조)의 셀비가 3보다 큰 경우에는 셀비 검출부(200)로부터 출력되는 셀비 검출 신호(CR)가 하이 레벨이므로, 제1 승압 루트부(410)와 제2 승압 루트부(420) 모두가 승압 동작을 수행한다. 그러나, 만약 셀비가 3보다 작은 경우에는 셀비 검출 신호(CR)가 로우 레벨이므로, 제2 승압 루트부(420)는 승압 동작을 수행하지 않게 된다. 따라서, 본 실시예에 의하면, 메모리 셀(10)의 셀비가 3보다 큰 경우와 작은 경우에 셀비 검출 신호(CR)가 하이 또는 로우로 되고, 그에 따라 승압부(210)에 의하여 전원 전위가 승압되는 폭이 크거나 작아지게 된다. 따라서, 이렇게 승압의 폭이 다양한 승압 전위로 액세스 트랜지스터(16 및 18, 도 1 참조)를 구동하게 되므로 제조 공정상의 변화 등에 무관하게 적절한 구동 전류비(Idtr/Iatr)를 얻을 수 있게 된다.When the cell ratio of the memory cells 10 (refer to FIG. 1) is greater than 3, since the cell ratio detection signal CR output from the cell ratio detection unit 200 is at a high level, the first boosting root unit 410 and the second boosting root unit are high. 420 everyone performs a boost operation. However, if the cell ratio is less than 3, since the cell ratio detection signal CR is at a low level, the second boosting root unit 420 does not perform the boost operation. Therefore, according to the present embodiment, the cell ratio detection signal CR becomes high or low when the cell ratio of the memory cell 10 is larger than 3 and smaller, whereby the power supply potential is boosted by the booster 210. The width becomes larger or smaller. Therefore, since the access transistors 16 and 18 (see FIG. 1) are driven at various voltage rising potentials, the appropriate driving current ratio I dtr / I atr can be obtained regardless of changes in the manufacturing process.
본 발명의 다른 실시예에 의하면, 셀비 검출부(200)에 사용되는 제1(D-MOS) 및 제2 NMOS 트랜지스터(A-NMOS)의 개수를 달리함으로써 전원 전위의 승압 레벨을 달리할 수 있는 메모리 셀(10)의 셀비를 정할 수 있게 된다. 또한, 본 발명의 또 다른 실시예에 의하면, 서로 다른 크기의 셀비를 검출하도록 복수개의 셀비 검출부(200)을 형성하고, 그에 따라 승압부(210)의 승압 루트부(420)을 복수개 형성함으로써 셀비에 따라 다양한 폭의 승압 동작을 수행할 수 있게 된다.According to another exemplary embodiment of the present invention, a memory capable of varying a boost level of a power supply potential by changing the number of first (D-MOS) and second NMOS transistors (A-NMOS) used in the cell ratio detection unit 200. The cell ratio of the cell 10 can be determined. In addition, according to another embodiment of the present invention, the cell ratio by forming a plurality of cell ratio detection unit 200 to detect cell ratios of different sizes, thereby forming a plurality of boosting root portion 420 of the boosting unit 210 According to the present invention, it is possible to perform a boosting operation of various widths.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
이상에서 살펴본 바와 같이 본 발명에 의하면 제조 공정상의 변화, 동작 환경의 변화 등에 따라 메모리 셀의 셀비가 변화하더라도, 메모리 셀을 구동하기 위한 승압 폭을 달리하여 안정적이고 신뢰성 높은 메모리 셀 동작을 보장할 수 있다.As described above, according to the present invention, even if the cell ratio of the memory cell changes according to the change in the manufacturing process, the operating environment, etc., the stable and reliable memory cell operation can be guaranteed by varying the boosting width for driving the memory cell. have.
Claims (5)
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