KR20000003629A - 반도체소자 및 그를 이용한 소자분리 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그를 이용한 소자분리 방법에 관한 것으로, 특히 채널저지영역이 하부에 형성되 소자분리 산화막의 상부에 내부전압과 연결되는 도전층을 형성하고, 상기 소자분리 산화막 양측의 반도체기판에는 접합을 형성하며, 상기 도전층을 상기 채널저지영역의 도핑농도를 증가시키는 효과를 가지는 내부전압과 연결시켰으며, 또한 도전층의 양측에 스페이서를 이용하여 저농도 불순물영역을 형성하기도 하였으므로, 채널저지 영역의 도핑농도 증가에 의해 소자분리 산화막양측의 노드들로 이루어지는 트랜지스터의 Vt가 증가되어 접합 펀치쓰루 누설을 방지하고, 절연 스페이서를 형성하여 접합 누설전류가 취약한 부분에서의 급속접합을 방지하여 접합누설을 방지할 수 있고, 통상의 공정진행 중에 형성되므로 새로운 공정의 추가도 없어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자 및 그를 이용한 소자분리 방법에 관한 것으로서, 특히 소자분리 절연막상에 전압이 인가되는 도전배선을 형성하여 소자분리 산화막 하부의 기판을 통한 누설전류를 차단하여 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자 및 그를 이용한 소자분리 방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터 또는 저항등과 같은 소자들이 형성되는 활성 영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성 영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 소자의 크기를 감소시키는 것 뿐만아니라 칩 전체에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키려는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로 하여 실리콘 반도체 기판을 열산화시키는 통상의 LOCOS 방법이나, LOCOS의 변형된 방법으로서 반도체기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트랜치(trench) 분리 등의 방법이 사용되고 있으며, 그중 LOCOS 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자 결함이 발생되는 단점이 있으나, 비교적 공정이 간단하여 널리 사용되고 있다.
상기 통상의 LOCOS 공정의 다른 변형으로서 버즈빅과 기판 스트레스를 감소시키기 위하여, 질화막 스페이서를 이용하는 리세스-LOCOS 방법을 살펴보면 다음과 같다.
먼저, 실리콘 재질의 반도체 기판 표면을 열산화시켜 비교적 얇은 두께의 패드 산화막을 형성하고, 상기 패드 산화막상에 열산화 마스크가 되는 질화막 패턴을 형성한 후, 상기 열산화 마스크의 측벽에 질화막 스페이서를 형성한다.
그다음 상기 노출되어 있는 반도체기판의 예정된 두께를 이방성 식각 방법으로 제거하고, 노출되어있는 반도체기판을 열산화시켜 소자분리 산화막를 형성한 후, 질화막 스페이서나 열산화 마스크를 제거하여 소자분리 공정을 완성한다.
이러한 소자분리 산화막을 구비하는 반도체기판은 도 1에 도시되어있는 바와 같이, 반도체기판(10)상에 소자분리 산화막(12)이 형성되어있고, 상기 소자분리 산화막(12)에 의해 분리된 양측 활성영역에는 N+형 접촉영역(14)들이 형성되어있으며, 상기 N+형 접촉영역(14)들은 각각 V1, V2 노드로서 서로 절연되며, 노드들간의 펀치쓰루 누설을 방지하기 위하여 상기 소자분리 산화막(12) 하부의 반도체기판(10)에 국부적으로 불순물 농도를 증가시킨 채널저지영역(16)들이 형성되어 있다.
상기와 같은 종래 기술에 따른 반도체소자는 노드간의 절연을 위하여 소자분리 산화막의 하부에 채널저지영역을 형성하는등의 방법으로 소자들을 분리시키고 있으나, 상기 소자분리 산화막의 하부는 저농도나 고농도 불순 이온주입시 모두 노출되어 있어 접합파괴 누설에 취약해지는 문제점이 있다.
상기의 문제점은 소자가 고집적화되어 활성영역간의 간격이 감소될수록, 즉 소자분리 산화막의 폭이 감소될수록 누설이 증가된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 소자분리 산화막의 상부에 도전층 패턴을 형성하고 내부 전압을 인가하여 소자분리 산화막 하부의 도핑농도를 증가시켜 소자분리 산화막양측의 노드들간을 잇는 노드 - (소자분리 산화막 + 도전층) - 노드로 이루어지는 트랜지스터의 Vt를 증가시켜 펀치쓰루 누설을 방지하고, 상기 도전층 패턴의 측벽에 절연 스페이서를 형성하여 접합 누설전류가 취약한 부분에서의 급속접합(abrupt junction)을 방지하여 접합누설을 방지할 수 있는 반도체소자 및 그를 이용한 소자분리 방법과 그러한 소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체소자의 소자분리영역의 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20 : 반도체 기판 12, 22 : 소자분리 산화막
14 : N+형 접촉영역 16, 24 : 채널저지영역
26 : 도전층 27 : n-저농도 불순물영역
28 : 절연 스페이서 29 : n+고농도 불순물영역
30 : 층간절연막 32 : 콘택홀
34 : 도전선
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 특징은,
제1도전형의 반도체기판의 소자분리 영역상에 형성되어있는 소자분리 산화막과,
상기 소자분리 산화막의 하부에 제1도전형의 불순물로 형성되어있는 채널저지영역과,
상기 소자분리 산화막 양측의 반도체기판상에 형성되어있는 제2도전형의 고농도 불순물영역과,
상기 소자분리 산화막상에 형성되고 내부 전원과 연결되는 도전층 패턴을 구비함에 있다.
다른 목적을 달성하기 위한 본 발명에 따른 반도체소자를 이용한 소자분리 방법의 특징은,
제1도전형의 반도체기판상에 형성되어있는 소자분리 산화막과, 소자분리 산화막의 하부에 제1도전형의 채널저지영역과, 소자분리 산화막 양측의 반도체기판상에 형성되어있는 제2도전형의 고농도 불순물영역과, 소자분리 산화막상에 형성되어 내부 전원과 연결되는 도전층 패턴으로 구성되는 소자분리영역을 구비하는 반도체소자의 소자분리 방법에 있어서,
상기 도전층 패턴에 상기 채널저지영역에서의 도핑증가 효과를 가질 수 있는 내부 전압을 인가하는 것에 있다.
또 다른 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
제1도전형의 반도체기판의 소자분리 영역으로 예정되어있는 부분에 하부에는 제1도전형의 채널저지 영역을 구비하는 소자분리 산화막을 형성하는 공정과,
상기 소자분리 산화막상에 도전층 패턴을 형성하는 공정과,
상기 도전층 패턴 양측의 반도체기판에 제2도전형의 고농도 불순물영역을 형성하는 공정과,
상기 도전층 패턴을 노출시키는 콘택홀을 구비하는 층간절연막을 전면에 형성하는 공정과,
상기 콘택홀을 통하여 상기 채널저지영역의 도핑농도를 증가시키는 내부전원을 도전층과 연결시키는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그를 이용한 반도체소자의 소자분리 방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체소자의 제조공정도로서, 도 2c가 완성된 소자의 단면이므로, 장치와 제조방법을 함께 설명한다.
먼저, 제1도전형, 예를들어 P형의 반도체기판(20)상에 LOCOS나 세폭스 또는 리세스 LOCOS 방법으로 소자분리 산화막(22)을 형성하되, 상기 소자분리 산화막(22)의 하부에는 p-불순물이 주입된 채널저지영역(24)이 형성되어있다. 상기 채널저지영역(24)은 소자분리 산화막(22) 형성공정 전후에 형성할 수 있으며, 소자분리 산화막(22) 하부의 기생 트랜지스터의 Vt를 증가시켜 기생전류를 방지한다. (도 2a 참조).
그다음 상기 소자분리 산화막(22)상에 게이트나 캐패시터 또는 비트라인 형성등의 공정과 함께 진행하여 다결정실리콘이나 폴리사이드 패턴으로된 도전층(26)을 형성하고, 상기 도전층(26)과 소자분리 산화막(22)을 마스크로 양측의 반도체기판(20)에 n-저농도 불순물영역(27)을 형성한 후, 상기 도전층(26) 양측에 상기 반도체기판(20)과 중첩되는 절연 스페이서(28)를 산화막이나 질화막 재질로 통상의 스페이서 형성 공정으로 형성하고, 상기 절연 스페이서(28)를 마스크로하여 n-저농도 불순물영역(27)에 n+고농도 불순물영역(29)을 형성한다. (도 2b 참조).
그후, 상기 구조의 전표면에 층간절연막(30)을 형성하고, 상기 도전층(26)을 노출시키는 콘택홀(32)을 형성하후, 상기 콘택홀(32)을 통하여 도전층(26)을 내부전원, 예를들어 Vbb와 연결시키는 도전선(34)을 형성한다. 상기 도전층(26)은 상기 채널저지영역(24)의 도핑농도를 증가시키는 내부전원이 연결된다. (도 3c 참조).
상기와 같이 소자분리 산화막의 상부에 내부전원과 연결되는 도전층을 형성하고, 상기 도전층에는 채널저지영역의 도핑농도를 증가시키는 내부전원이 연결된다.
이러한 소자의 동작을 예를들어 살펴보면, 현재의 DRAM 소자의 내부 전원으로는 기판 바이어스 전압(Vbb, 약 -1.5V), 전압증가 컨버터(voltage up converter; Vpp, 약 1.5Vcc), 플레이트 또는 비트라인 전압(1/2Vcc)등을 사용하며, 도 2c의 소자의 도전층에 Vbb를 인가하면, 채널저지영역 자체의 효과 이외에도 기판과 도전층간의 전압차에 의해 전기장이 형성되어 도핑농도가 증가되는 효과를 얻을 수 있으며, 이는 절연되어야하는 접합간의 펀치쓰루 누설을 방지하는 소자분리 효과를 증가시킨다.
더욱이 접합의 양측에 n-저농도 불순물영역을 구비하여 급속접합을 방지하여 접합 파괴 전압을 증가시켜 접합 누설을 감소시킨다.
상기에서는 p형 기판에 형성된 n형 접합으로서 음의 전압이 인가되는 경우를 예로 들었으나, 그 반대 도전형 및 전압의 경우도 마찬가지의 효과를 얻을 수 있으며, 즉 접합이 n형인 경우에는 내부전압으로 Vbb를 사용하여 웰전압 Vss와 전위차가 나도록하고, 접합이 p형인 경우에는 내부전압으로 Vpp를 사용하여 웰전압 Vcc와 전위차가 나도록한다.
또한 채널저지영역을 형성하지 않을 수도 있으며, 기본적으로 접합에 저농도 불순물영역을 형성하지 않을 수도 있다.
상기한 바와같이 본 발명에 따른 반도체소자 및 그를 이용한 소자분리 방법은, 채널저지영역이 하부에 형성되 소자분리 산화막의 상부에 내부전압과 연결되는 도전층을 형성하고, 상기 소자분리 산화막 양측의 반도체기판에는 접합을 형성하며, 상기 도전층을 상기 채널저지영역의 도핑농도를 증가시키는 효과를 가지는 내부전압과 연결시켰으며, 또한 도전층의 양측에 스페이서를 이용하여 저농도 불순물영역을 형성하기도 하였으므로, 채널저지 영역의 도핑농도 증가에 의해 소자분리 산화막양측의 노드들로 이루어지는 트랜지스터의 Vt가 증가되어 접합 펀치쓰루 누설을 방지하고, 절연 스페이서를 형성하여 접합 누설전류가 취약한 부분에서의 급속접합을 방지하여 접합누설을 방지할 수 있고, 통상의 공정진행 중에 형성되므로 새로운 공정의 추가도 없어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 제1도전형의 반도체기판의 소자분리 영역상에 형성되어있는 소자분리 산화막과,상기 소자분리 산화막의 하부에 제1도전형의 불순물로 형성되어있는 채널저지영역과,상기 소자분리 산화막 양측의 반도체기판상에 형성되어있는 제2도전형의 고농도 불순물영역과,상기 소자분리 산화막상에 형성되고 내부 전원과 연결되는 도전층 패턴을 구비하는 것을 특징으로하는 반도체소자.
- 제 1 항에 있어서, 상기 도전층 패턴에 인가되는 내부전원은 상기 채널저지영역의 도핑 농도를 증가시키는 방향의 전기장을 발생시키는 전원인 것을 특징으로하는 반도체소자.
- 제 1 항에 있어서, 상기 제 1 및 제 2도전형이 각각 p 형 및 n형인 것을 특징으로하는 반도체소자.
- 제 1 항에 있어서, 상기 도전층 패턴의 측벽에 상기 반도체기판과도 중첩되는 절연 스페이서를 형성하며, 고농도 불순물영역에는 LDD의 저농도 불순물영역을 구비하는 것을 특징으로하는 반도체소자.
- 제1도전형의 반도체기판상에 형성되어있는 소자분리 산화막과, 소자분리 산화막의 하부에 제1도전형의 채널저지영역과, 소자분리 산화막 양측의 반도체기판상에 형성되어있는 제2도전형의 고농도 불순물영역과, 소자분리 산화막상에 형성되어 내부 전원과 연결되는 도전층 패턴으로 구성되는 소자분리영역을 구비하는 반도체소자의 소자분리 방법에 있어서,상기 도전층 패턴에 상기 채널저지영역에서의 도핑증가 효과를 가질 수 있는 내부 전압을 인가하여 접합간 누설전류를 방지하는 것을 특징으로하는 반도체소자의 소자분리방법.
- 제1도전형의 반도체기판의 소자분리 영역으로 예정되어있는 부분에 하부에는 제1도전형의 채널저지 영역을 구비하는 소자분리 산화막을 형성하는 공정과,상기 소자분리 산화막상에 도전층 패턴을 형성하는 공정과,상기 도전층 패턴 양측의 반도체기판에 제2도전형의 고농도 불순물영역을 형성하는 공정과,상기 도전층 패턴을 노출시키는 콘택홀을 구비하는 층간절연막을 전면에 형성하는 공정과,상기 콘택홀을 통하여 상기 채널저지영역의 도핑농도를 증가시키는 내부전원을 도전층과 연결시키는 공정을 구비하는 반도체소자의 제조방법.
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