KR20000003486A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 게이트 전극 패터닝을 위한 식각 공정 후, 식각 손상을 보상하기 위하여 실시하는 산화공정에서 게이트 전극을 이루는 금속막이 산화되는 것을 방지하기 위한 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 폴리실리콘막을 식각하여 게이트 전극 패턴을 형성하고, 식각 손상을 보상하기 위하여 재생 산화막을 형성하고, 전체 구조 상에 층간절연막을 형성한 다음, 금속막과 연결될 부분의 폴리실리콘막을 노출시키는 개구부를 층간절연막 내에 형성하고, 개구부 내에 금속막을 매립함으로써 폴리-금속(poly-metal) 구조의 게이트 전극을 형성하여 재생 산화막 형성으로 인한 금속막의 산화를 방지하는 방법이다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 게이트 전극 패터닝을 위한 식각 공정 후, 식각 손상을 보상하기 위하여 실시하는 산화공정에서 게이트 전극을 이루는 금속막이 산화되는 것을 방지하기 위한, 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
도1은 종래 기술에 따른 반도체 소자의 게이트 전극 형성 공정 단면도로서, 실리콘 기판(10) 상에 게이트 산화막(11)을 형성한 후, 폴리실리콘막(12), 확산방지막(13) 및 텅스텐막(14)을 차례로 형성하고, 텅스텐막(14), 확산방지막(13) 및 폴리실리콘막(12)을 선택적으로 식각하여 게이트 전극 패턴을 형성한 상태를 보이고 있다.
상기와 같은 게이트 전극 패턴을 형성하기 위한 식각 과정에서 발생한 손상을 보상하기 위하여 열산화 방법으로 재생 산화막(re oxidation) 형성 공정을 실시하는데, 이때 게이트 전극 상부에 노출된 텅스텐막(14)이 산화되는 문제점이 있다.
이러한 문제점을 해결하기 위하여 텅스텐 등의 금속막은 산화시키지 않고 실리콘 기판만을 선택적으로 산화시키는 기술을 개발하기 위한 노력이 진행 중이나, 아직 제조 공정에 도입되지 못하고 있는 실정이다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 게이트 전극 형성 후 식각시 발생한 손상을 보상하기 위한 산화공정에서 게이트 전극을 이루는 금속막이 산화되는 것을 방지할 수 있는, 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 반도체 소자의 게이트 전극 형성 공정 단면도
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 게이트 전극 형성 공*정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 실리콘 기판 21: 게이트 산화막
22: 제1 폴리실리콘막 23: 희생산화막
24: 제2 폴리실리콘막 25: 산화막 스페이서
26: 층간절연막 27: 확산방지막
28: 금속막
상기 목적을 달성하기 위한 본 발명은 상기 반도체 기판 상에 폴리실리콘막, 식각정지막 및 희생막을 형성하는 제1 단계; 상기 희생막, 상기 식각정지막 및 상기 폴리실리콘막을 선택적으로 식각하여 게이트 전극 패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막을 상기 희생막이 노출될 때까지 제거하는 제3 단계; 상기 희생막 및 상기 식각정지막을 제거하여 상기 폴리실리콘막 패턴을 노출시키는 개구부를 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 확산방지막 및 금속막을 차례로 형성하는 제5 단계; 상기 금속막 및 상기 확산방지막을 선택적으로 제거하여, 상기 확산방지막 및 상기 금속막이 상기 개구부 내에만 남도록 함으로써, 상기 폴리실리콘막 패턴 및 상기 금속막으로 이루어지는 게이트 전극을 형성하는 제6 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
반도체 기판 상에 폴리실리콘막 패턴을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막 내에 상기 폴리실리콘막 패턴을 노출시키는 개구부를 형성하는 제2 단계; 상기 개구부 내에 금속막을 매립하여 상기 폴리실리콘막 패턴 및 상기 금속막으로 이루어지는 게이트 전극을 형성하는 제3 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법을 제공한다.
본 발명은 폴리실리콘막을 식각하여 게이트 전극 패턴을 형성하고, 식각 손상을 보상하기 위하여 재생 산화막을 형성하고, 전체 구조 상에 층간절연막을 형성한 다음, 금속막과 연결될 부분의 폴리실리콘막을 노출시키는 개구부를 층간절연막 내에 형성하고, 개구부 내에 금속막을 매립함으로써 폴리-금속(poly-metal) 구조의 게이트 전극을 형성하여 재생 산화막 형성으로 인한 금속막의 산화를 방지하는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 게이트 전극 형성 공정 단면도이다.
도2a는 실리콘 기판(20) 게이트 산화막(21)을 형성한 후, 제1 폴리실리콘막(22), 희생산화막(23) 및 제2 폴리실리콘막(24)을 차례로 형성하고, 제2 폴리실리콘막(24), 희생산화막(23) 및 제1 폴리실리콘막(22)을 선택적으로 식각하여 게이트 전극 패턴을 형성한 상태를 보이고 있다. 상기 희생산화막(23)을 대신하여 폴리실리콘막에 대한 식각선택비가 큰 물질인 실리콘질화막(SiN) 등을 형성할 수도 있다.
도2b는 상기 게이트 전극 패턴 형성을 위한 식각 공정에서 발생한 식각 손상을 보상하기 위하여, 열산화 공정으로 재생 산화막(도시하지 않음)을 형성하고, 제2 폴리실리콘막(24), 희생산화막(23) 및 제1 폴리실리콘막(22) 측벽에 산화막 스페이서(25)를 형성하고, 전체 구조 상에 층간절연막(26)을 형성한 다음 층간절연막(26)을 화학적 기계적 연마(chemical mechanical polishing) 방법 또는 건식식각 방법으로 제거하여 제2 폴리실리콘막(24)을 노출시킨 것을 나타내고 있다. 상기 산화막 스페이서(25) 형성 전후에 소오스 및 드레인(도시하지 않음) 형성을 위한 이온주입 공정을 실시하며, 상기 재생산화막은 상기 산화막 스페이서 형성 후에 형성될 수도 있다.
도2c는 제2 폴리실리콘막(24) 및 희생산화막(23)을 제거하여 개구부를 형성하고, 전체 구조 상에 확산방지막(27) 및 금속막(28)을 형성한 상태를 보이고 있다. 상기 확산방지막(27)은 WN, TiN, TaN 등으로 형성하며, 상기 금속막(28)은 W, Al, Cu 등으로 형성한다. 상기 제2 폴리실리콘막(24) 식각시 상기 희생산화막(23)이 식각정지막으로 역할을 하며, 폴리실리콘막과 산화막의 식각 특성이 다르기 때문에 희생산화막(23) 제거 공정에서 제1 폴리실리콘막(22)은 크게 손상되지 않는다.
도2d는 화학적 기계적 연마 방법 또는 건식식각 방법으로 상기 금속막(28) 및 확산방지막(27)을 연마하여 상기 개구부 내부에 금속막(28)을 매립시킨 것을 나타내고 있다.
본 발명의 다른 실시예에서는 폴리실리콘막으로 게이트 전극 패턴을 형성한 후, 전체 구조 상에 층간절연막을 형성하고 화학적 기계적 연마법 또는 건식식각 방법으로 상기 폴리실리콘막이 드러날 때까지 층간절연막을 제거하고, 금속막이 형성될 부분의 폴리실리콘막을 선택적으로 제거하여 개구부를 형성한 다음, 전체 구조 상에 확산방지막 및 금속막을 형성하고 금속막 및 확산방지막을 연마하거나 식각하여 개구부 내에 확산방지막 및 금속막을 매립함으로써 폴리-금속 구조의 게이트 전극을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 층간절연막 형성 후에 자기정렬 콘택과 화학적 기계적 연마 공정으로 폴리-금속 구조를 갖는 게이트 전극의 금속막을 형성함으로써, 게이트 패턴 형성 후 식각 보상을 위한 산화막 형성 과정에서 금속막이 산화되는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (5)
- 반도체 소자의 게이트 전극 형성 방법에 있어서,상기 반도체 기판 상에 폴리실리콘막, 식각정지막 및 희생막을 형성하는 제1 단계;상기 희생막, 상기 식각정지막 및 상기 폴리실리콘막을 선택적으로 식각하여 게이트 전극 패턴을 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 층간절연막을 형성하고, 상기 층간절연막을 상기 희생막이 노출될 때까지 제거하는 제3 단계;상기 희생막 및 상기 식각정지막을 제거하여 상기 폴리실리콘막 패턴을 노출시키는 개구부를 형성하는 제4 단계;상기 제4 단계가 완료된 전체 구조 상에 확산방지막 및 금속막을 차례로 형성하는 제5 단계; 및상기 금속막 및 상기 확산방지막을 선택적으로 제거하여, 상기 확산방지막 및 상기 금속막이 상기 개구부 내에만 남도록 함으로써, 상기 폴리실리콘막 패턴 및 상기 금속막으로 이루어지는 게이트 전극을 형성하는 제6 단계를 포함하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 제2 단계 후,상기 게이트 전극 패턴 형성 과정에서 발생한 식각 손상을 보상하기 위하여, 열산화 공정을 실시하는 제7 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 2 항에 있어서,상기 확산방지막은,WN, TiN 또는 TaN으로 형성되고,상기 금속막은W, Al 또는 Cu로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 희생막은 폴리실리콘막으로 형성하고,상기 식각정지막은 산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서,상기 제2 단계 후,상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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- 1998-06-29 KR KR1019980024728A patent/KR100321710B1/ko not_active IP Right Cessation
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1999
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060039A (ko) * | 1999-12-31 | 2001-07-06 | 박종섭 | 반도체 소자의 제조방법 |
| KR100607724B1 (ko) * | 2002-09-05 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 내로우 게이트 라인 제조 방법 |
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| Publication number | Publication date |
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