KR20000002810A - Method for manufacturing gate electrode of field emission device containing silicon tip - Google Patents

Abstract

PURPOSE: A method for manufacturing a gate electrode of a field emission device containing a silicon tip is provided to use an optical contrast increasing material. CONSTITUTION: A method for manufacturing a gate electrode comprises: a first process depositing a poly silicon or an amorphous silicon(1) on a glass substrate(10) for depositing a gate insulating film(2) at a low temperature after forming a silicon tip(9); a second process depositing a gate electrode metal layer(3) for depositing a thin film(5) for a gate electrode masking on the metal layer; a third process forming a gate opening shape on a photoresist(6) as a magnetic array shape; and a fourth process patterning and etching the gate electrode after wet typed etching a part of a gate insulating oxidized film(2) using an etching liquid for exposing a tip.

Description

실리콘 팁을 갖는 전계방출 소자의 게이트 전극 제조방법Method for manufacturing gate electrode of field emission device with silicon tip

본 발명은 실리콘 팁을 갖는 마이크로파 소자, 평판 디스플레이, 센서 등과 같은 전계방출소자(Field Emission Device)에 이용될 수 있는 게이트 전극 제조방법에 관한 것으로서, 특히 광 콘트라스트 증가물질을 이용하여 실리콘 팁을 갖는 전계방출소자의 게이트 전극을 제조하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a gate electrode that can be used in a field emission device such as a microwave device having a silicon tip, a flat panel display, a sensor, and the like, and in particular, an electric field having a silicon tip using an optical contrast increasing material. A method of manufacturing a gate electrode of an emission device.

전계방출 소자를 제조하는 종래 방법의 제 1 예로서, "전계전자 방출 소자 및 그의 제조방법(국내특허출원 제 94-16873 호)"에서는, 개구부내에 원추형의 캐소우드를 리프트 오프 방법으로 형성하는 방법을 제시하였다. 그러나, 이 방법은 게이트 전극을 먼저 형성시킨 후 리프트 오프 방법으로 캐소우드를 형성시킨 방법이다.As a first example of the conventional method of manufacturing the field emission device, in the "field electron emission device and its manufacturing method (Korean Patent Application No. 94-16873)", a method of forming a conical cathode in the opening by a lift-off method Presented. However, this method is a method in which the gate electrode is first formed and then the cathode is formed by the lift-off method.

또한, 종래 방법의 제 2 예로서, "Method for making a silicon field emission device(미국특허 제 5,316,511 호)"에서는, 게이트 전극과 캐소우드 팁간의 간격을 줄여 전자방출 효율을 향상시키기 위해 증착산화막을 게이트 절연막으로 사용하는 전계 방출소자 제조 방법을 제시하였다. 이 방법은 피복률이 낮은 금속을 이용하여 끝단이 완만한 증착 산화막상에 게이트 전극을 형성시키는 방법이다.Further, as a second example of the conventional method, in the "Method for making a silicon field emission device" (US Pat. No. 5,316,511), the deposition oxide film is gated to reduce the gap between the gate electrode and the cathode tip to improve electron emission efficiency. A method of manufacturing a field emission device for use as an insulating film is provided. This method is a method of forming a gate electrode on a deposited oxide film having a gentle end using a metal having a low coverage.

또한, 종래 방법의 제 3 예로서, "Plasma dry etch to produce atomically sharp asperities useful as cold cathodes(미국특허 제 5,302,238 호)"에서는, 전계전자 방출소자 제조공정에 있어서 중요한 캐소우드 형상을 결정하는 플라즈마 식각공정의 주요변수, 식각 개스, 온도, 전원, 압력 등과 같은 공정 조건에 따라 실리콘 팁의 형상을 형성시키는 방법을 제시하였다.In addition, as a third example of the conventional method, "Plasma dry etch to produce atomically sharp asperities useful as cold cathodes" (US Pat. No. 5,302,238), a plasma etch for determining the cathode shape which is important in the field electron manufacturing device manufacturing process. The method of forming the shape of the silicon tip according to the process conditions such as the main parameters of the process, the etching gas, the temperature, the power source, and the pressure was presented.

그리고, 종래 방법의 제 3 예로서, "Fabrication of gated silicon field emission cathodes for vacuum microelectronics and electron-beam applications(게재지 : J.Vac.Sci.Technol., pp. 454∼458, 1993년 3월/4월)"에서는, 레지스트를 이용하여 PSG(Phosphosilicate glass)막을 평판화하고, 캐소우드 팁과 팁 사이를 PSG막으로 분리하고, PSG막 위에 게이트전극을 형성함으로써, 비 자기정렬형 캐소우드 실리콘 팁을 구현한 전계 방출 소자의 제조방법을 제시한다.And, as a third example of the conventional method, "Fabrication of gated silicon field emission cathodes for vacuum microelectronics and electron-beam applications (published by J. Vac. Sci. Technol., Pp. 454-458, March 1993/4) Is used to form a non-self-aligning cathode silicon tip by flattening a PSG (Phosphosilicate glass) film using a resist, separating the cathode tip from the tip with a PSG film, and forming a gate electrode on the PSG film. A method of manufacturing the implemented field emission device is provided.

상술한 바와 같은 종래방법들과 본 발명은 게이트 형상 공정방법상의 차이가 있고, 그 사용되는 물질도 다르다.The conventional methods and the present invention as described above are different in the gate shape processing method, and the materials used are different.

또한, 종래 전계방출소자에서 게이트 전극을 형성하는 방법에 대해서 첨부된 도면을 참조하여 설명해보면 다음과 같다.In addition, the method of forming the gate electrode in the conventional field emission device will be described with reference to the accompanying drawings.

화학 기계적 연마(Chemical Mechanical Polishing)의 방법이나 에치백(etch-back) 방법으로 게이트와 게이트의 개구를 형성시키는 게이트 제조공정에는 여러가지 문제점들이 있다.There are various problems in the gate fabrication process in which the gate and the openings of the gate are formed by the method of chemical mechanical polishing or etch-back.

이러한 문제점들을 갖는 종래 전계방출소자(FED)의 게이트 전극 제조 공정을 도 1 내지 도 4를 참조하여 설명한다.The gate electrode manufacturing process of the conventional field emission device (FED) having these problems will be described with reference to FIGS.

도 1의 (a)∼(e)는 종래의 화학 기계적 연마(Chemical Mechanical Polishing) 공정 및 에치백 공정방법에 의한 게이트 제조공정 단면도를 나타내고 있다.1 (a) to 1 (e) show cross-sectional views of a gate fabrication process using a conventional chemical mechanical polishing process and an etch back process.

먼저, 상기한 화학 기계적 연마공정의 수행에 따른 문제점은, 디슁(dishing)현상, 즉 패턴이 밀집된 영역의 중앙부근의 연마율이 가장자리 부근의 연마율 보다 훨씬 크게 재현되는 현상이 있다. 이러한 디슁 현상으로 도 2의 칩 중앙부근의 픽셀 모듈 부분(20)(도 3(a)에서 칩의 중심부분 위치에 해당함) 보다도 도 2의 칩 가장자리 부근의 픽셀 모듈 부분(40)(도 3(b)의 가장자리 부분 위치에 해당함)의 연마율이 크게되어, 도 3의 (a),(b)와 같은 불균일한 게이트 형상을 초래하게 된다.First, a problem associated with performing the chemical mechanical polishing process is a phenomenon in which dishing, that is, the polishing rate near the center of the region where the pattern is dense is reproduced much larger than the polishing rate near the edge. Due to this dimming phenomenon, the pixel module portion 40 near the chip edge of FIG. 2 (see FIG. 3 (see FIG. 3 (a) corresponds to the position of the center portion of the chip near the center of the chip) of FIG. 2). (corresponding to the position of the edge portion of b)) becomes large, resulting in a non-uniform gate shape as shown in Figs. 3 (a) and 3 (b).

또한 희생층(SOG, PR)을 이용한 에치백(etch-back) 방법에서는, 건식식각 특성상 중심부근과 가장자리 부근의 식각률의 차이로 인해 불균일한 게이트 형상이 나타나게 될 뿐만 아니라, 또한 본 소자의 구조상의 특성으로 인하여 도 1의 (b)∼(d) 공정이 도 4의 (a)∼(c)로 공정이 진행된다.In addition, in the etch-back method using the sacrificial layers SOG and PR, a non-uniform gate shape appears due to the difference in the etch rate between the center root and the edge due to the dry etching characteristics, and also in terms of the structure of the device. Due to the characteristics, the process proceeds from (a) to (c) of FIG.

즉, 도 4 (b)에서 볼 수 있는 바와 같이, 소자의 구조상의 특성으로 영역별로 픽셀영역(도 2의 도면부호 '20' 또는 '40' 부분에 해당됨)과 칩의 가장자리 픽셀과 게이트 접촉창 사이의 연결부분(도 2의 도면부호 '50'에 해당됨)에 도포되는 에치백 희생층(SOG, PR)의 두께가 각각 'A'와 'C'로 각각 다르게 된다. 또한 에치백을 하여 일정 크기의 게이트 형상을 갖추기 위해 막두께 'B' 를 목표로 에치백할때, 도 2의 칩내의 각 위치별로 존재하는 게이트 금속막에 각각 다르게 영향을 주는 결과를 초래한다. 즉, 도 2에 도시된 칩 중앙부근의 픽셀 모듈 부분(20), 픽셀과 픽셀 중간 연결부분(30), 칩 가장자리 부근의 픽셀 모듈 부분(40), 칩 가장자리 픽셀과 게이트 접촉창 연결부분(50), 게이트 접촉창(60)으로 이루어진 각 영역별로 게이트 금속막위에 각각 다른 두께로 증착된 희생층 중 가장 얇게 증착되는 도 2의 칩의 가장자리 픽셀과 게이트 접촉창 연결부분(50)(와이어 본딩을 위해 필수적으로 확보되어야 할 공간)은 막두께 'B' 를 목표로 에치백할때 게이트 금속막까지 모두 식각되어 게이트 금속막이 단선이 되는 결과를 초래하는 문제점이 있다.That is, as shown in (b) of FIG. 4, the pixel region (corresponding to '20' or '40' in FIG. 2) and the edge pixel of the chip and the gate contact window according to the region as the structural characteristics of the device The thicknesses of the etch back sacrificial layers SOG and PR applied to the connection portions (corresponding to reference numeral '50' in FIG. 2) are respectively different from 'A' and 'C'. In addition, when etching back to target the film thickness 'B' in order to form a gate shape of a predetermined size, the result is that the gate metal film existing at each position in the chip of FIG. That is, the pixel module portion 20 near the center of the chip shown in FIG. 2, the pixel and pixel intermediate connection portion 30, the pixel module portion 40 near the chip edge, and the chip edge pixel and gate contact window connection portion 50. ), The edge pixel of the chip of FIG. 2 and the gate contact window connecting portion 50 (wire bonding) of the sacrificial layer deposited on the gate metal layer with different thicknesses for each region of the gate contact window 60. Space required to be secured) is etched back to the gate metal film when the film is etched back to the target 'B', resulting in disconnection of the gate metal film.

이와 같이 종래기술에서는, 기계 화학적 연마(Chemical Mechanical Polishing)의 디슁(dishing)현상으로 인한 불균일한 연마율 때문에 게이트 형상이 일정하지 않게 되는 문제점과, 에치백(etch-back) 방법에서 건식식각 특성상 중심부근과 가장자리 부근의 식각률의 차이로 인한 불균일한 게이트 형상과 게이트 금속막이 구조상으로 과식각될 수 밖에 없어 단선이 되는 문제점이 있다.As described above, in the related art, the gate shape becomes inconsistent due to the uneven polishing rate due to the dishing phenomenon of the chemical mechanical polishing, and the center of the dry etching characteristic in the etch-back method. The non-uniform gate shape and the gate metal film have to be over-etched structurally due to the difference in the etching rate between the vicinity and the edge, resulting in disconnection.

따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위해, 광 퇴적층의 도포형상에 의해 자동정렬되어 게이트 형상이 형성되도록 하고, 그 크기는 블랭크 노광 에너지에 의해 조절하며, 아울러 게이트 금속막이 단선되는 문제점은 식각선택비가 큰 마스킹층을 적용할 수 있도록 2중 게이트 금속층을 활용하는 공정방법을 제공함으로써, 게이트 배선의 단선을 해결하고 또한 게이트 형상 크기의 불균일성을 개선하여 제조공정의 수율향상을 도모하는데 그 목적이 있다.Accordingly, in order to solve the above problems, the present invention is automatically aligned by the coating shape of the light deposition layer so that the gate shape is formed, the size thereof is controlled by the blank exposure energy, and the problem that the gate metal film is disconnected. By providing a process method that utilizes a double gate metal layer to apply a masking layer having a large etching selectivity, the purpose of the present invention is to solve the disconnection of the gate wiring and to improve the yield of the manufacturing process by improving the nonuniformity of the gate shape size. There is this.

도 1은 종래 전계방출 소자(Field Emission Device)의 게이트 제조공정을 나타낸 국부 단면도,1 is a local cross-sectional view showing a gate manufacturing process of a conventional field emission device;

도 2는 종래 전계방출 소자의 게이트 제조공정 개략 단면도,2 is a schematic cross-sectional view of a gate manufacturing process of a conventional field emission device;

도 3 및 도 4는 종래 전계방출 소자 제조방법의 문제점을 각각 나타낸 단면도,3 and 4 are cross-sectional views showing the problems of the conventional field emission device manufacturing method, respectively;

도 5는 본 발명 전계방출 소자의 게이트 전극의 제조공정을 각각 나타낸 국부 단면도.Fig. 5 is a local sectional view showing a manufacturing process of a gate electrode of the field emission device of the present invention, respectively.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 비정질실리콘 혹은 폴리실리콘, 규소기판1: amorphous silicon or polysilicon, silicon substrate

2 : 게이트 절연막 3 : 게이트 전극 금속층2: gate insulating film 3: gate electrode metal layer

4 : 평탄화용 희생막(SOG, PR, 산화막)4: planarization sacrificial film (SOG, PR, oxide film)

5 : 게이트 전극 마스킹용 박막 6 : 포토레지스트5: thin film for masking gate electrode 6: photoresist

7 : 광 퇴적막 8 : 블랭크 노광7: light deposition film 8: blank exposure

9 : 실리콘 에미터 팁 10 : 유리기판9: silicon emitter tip 10: glass substrate

본 발명은 게이트 형상을 갖는 마스크 패턴을 적용하지 않고 대신에 블랭크(blank) 마스크를 적용하면서도 감광막 위에 도포된 광퇴적층(광 콘트라스트 증가물질)의 두께차이에 의해 게이트 개구 형상을 형성시키고 노광에너지에 따라 게이트 개구 형상의 크기를 조절하면서, 자기정렬 방식에 의해 게이트 개구 형상을 형성하기 위한 실리콘 팁을 갖는 전계 방출 소자의 게이트 전극 제조방법에 관한 것이다.The present invention does not apply a mask pattern having a gate shape, but instead of applying a blank mask, the gate opening shape is formed by the thickness difference of the photodeposition layer (optical contrast increasing material) applied on the photosensitive film, and according to the exposure energy. A method of manufacturing a gate electrode of a field emission device having a silicon tip for forming a gate opening shape by a self-aligning method while adjusting the size of the gate opening shape.

이러한 본 발명의 게이트 전극 제조방법에 의해 제조된 실리콘 팁을 갖는 진공소자는 마이크로파 소자, 평판 디스플레이, 센서 등으로 이용된다.The vacuum device having a silicon tip manufactured by the method of manufacturing a gate electrode of the present invention is used as a microwave device, a flat panel display, a sensor, or the like.

이에 따라, 본 발명의 게이트 전극 제조방법의 기술적인 특징을 살펴보면 다음과 같다. 즉, 유리기판상에 폴리실리콘 혹은 비정질 실리콘을 증착하고, 실리콘 팁을 형성시킨 후 게이트 절연막을 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)으로 1000nm 두께로 저온에서 증착시킨다. 그리고 게이트 개구 형상을 형성시키기 위해 게이트 전극 금속층을 증착시키고, 이 위에 게이트 전극 마스킹용 박막을 증착시킨다. 그 후, 게이트 전극 마스킹용 박막 위에 포토레지스트와 광 콘트라스트 증가물질을 순차로 도포시킨 후 마스크 패턴이 없는 블랭크 노광 및 현상공정을 수행하여 게이트 개구형상을 포토레지스트상에 자기 정렬형태로 형성시킨다. 그 포토레지스트를 마스킹층으로 하여 게이트 전극 마스킹용 박막을 식각한 후, 이 마스킹용 박막을 마스킹층으로 하여 게이트 전극 금속층을 식각하여 상기 게이트 절연막을 노출시킨 후, 잔류한 포토레지스트를 플라즈마를 이용하여 제거한 후, 게이트 절연 산화막의 일부를 식각용액(BOE 6:1)을 이용하여 습식 식각하여 팁을 노출시킨 후, 게이트 전극을 패터닝하고 식각하여 완성한다.Accordingly, the technical features of the gate electrode manufacturing method of the present invention are as follows. That is, polysilicon or amorphous silicon is deposited on a glass substrate, and a silicon tip is formed, and then a gate insulating film is deposited at a low temperature of 1000 nm by plasma chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (LPCVD). A gate electrode metal layer is deposited to form a gate opening shape, and a thin film for masking the gate electrode is deposited thereon. Thereafter, the photoresist and the light contrast increasing material are sequentially applied on the thin film for masking the gate electrode, and then a blank exposure and developing process without a mask pattern is performed to form a gate opening shape in the self-aligned form on the photoresist. After etching the gate electrode masking thin film using the photoresist as a masking layer, the gate electrode metal layer is etched by using the masking thin film as a masking layer to expose the gate insulating film, and then the remaining photoresist is exposed using plasma. After removal, a portion of the gate insulating oxide film is wet etched using an etching solution (BOE 6: 1) to expose the tip, and then the gate electrode is patterned and etched to complete.

이에 따라, 본 발명을 이용하면, 실리콘 팁을 뾰족하게 형성한 다음, 게이트 절연막을 형성시킨 후 게이트전극 층과 게이트전극 형성을 위한 마스킹층을 증착함으로서 공정의 용이함을 도모할 수 있고 자기정렬된 게이트 개구형상을 광 퇴적층의 두께차이에 의해 얻을 수 있다. 이러한 게이트 개구형상의 공정방법은 기존의 화학 기계적 연마(Chemical Mechanical Polishing)의 방법이나 에치백(etch-back) 방법에서 게이트와 게이트의 개구를 형성시킬때 문제점으로 부각된 게이트 배선의 단선을 해결할 수 있으며, 또한 게이트 형상크기의 불균일성을 개선할 수 있어 제조공정의 수율향상을 도모하는 장점이 있다.Accordingly, according to the present invention, the silicon tip is sharply formed, and then a gate insulating film is formed, and then a gate electrode layer and a masking layer for forming the gate electrode are deposited, thereby facilitating the process and self-aligned gate. The opening shape can be obtained by the thickness difference of the light deposition layer. The gate opening process can solve the disconnection of the gate wiring, which is a problem when forming the gate and the opening of the gate by the conventional chemical mechanical polishing or etch-back method. In addition, it is possible to improve the nonuniformity of the gate shape size, thereby improving the yield of the manufacturing process.

이하, 본 발명의 바람직한 실시예를 첨부된 도 5의 (a)∼(h)를 참조하여 설명하겠다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 5A to 5H.

먼저, 도 5 (a) 공정에서는, 유리기판(10)위에 폴리실리콘 혹은 비정질 실리콘(1)을 증착한 후, 통상적인 방법 즉 ,산화막 증착(50nm∼300nm), 산화막에 팁 마스크 패턴을 정의한후 산화막을 마스킹층으로 하여 실리콘이나 폴리실리콘, 비정질 실리콘층을 식각을 하고 산화막 형성공정을 하여 팁의 끝단을 뾰족하게 한후, 산화막을 습식식각하여 실리콘 에미터 팁(9)을 형성시킨다.First, in the process of Figure 5 (a), after depositing polysilicon or amorphous silicon (1) on the glass substrate 10, the conventional method, that is, oxide film deposition (50nm to 300nm), after defining the tip mask pattern on the oxide film After etching the silicon, polysilicon, and amorphous silicon layer using the oxide film as a masking layer, the tip of the tip is sharpened by an oxide film forming process, and the silicon film is wet-etched to form the silicon emitter tip 9.

도 5 (b) 공정에서는, 도 5 (a) 공정의 결과물 위에 실리콘 산화막인 게이트 절연막(2)을 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)에 의해 1000nm 두께로 저온 (< 600℃ ∼ 700℃)에서 증착시킨 다음, 게이트 전극 금속층(3)을 증착시킨다. 이때, 게이트 전극 금속층(3)은 TiW, Ti, Co, Ta, W, Mo, Au 등이 사용된다.In the process of FIG. 5 (b), the gate insulating film 2, which is a silicon oxide film, is formed on the resultant of the process of FIG. 5 (a) by a plasma chemical vapor deposition method (PECVD) or a low pressure chemical vapor deposition method (LPCVD) at a low temperature (1000 nm). And then the gate electrode metal layer 3 is deposited. At this time, the gate electrode metal layer 3 is made of TiW, Ti, Co, Ta, W, Mo, Au and the like.

도 5 (c)공정에서는, 게이트 전극 금속층(3) 위에 마스킹 층으로 활용할 게이트 전극 마스킹용 박막(5)을 증착한다. 이때의 마스킹용 박막(5)은, Al 등이 사용된다.In the step (c) of FIG. 5, the gate electrode masking thin film 5 to be used as a masking layer is deposited on the gate electrode metal layer 3. Al etc. are used for the masking thin film 5 at this time.

도 5 (d) 공정에서는, 게이트 전극 마스킹용 박막(5) 위에 1200nm 두께의 TSMR-V3 포토레지스트(6)를 도포하고, 그 위에 광 콘트라스트 증가물질인 CEM388WS, CEM420WS 등과 같은 광 퇴적막(7)을 각각 도포시킨 후, 마스크 패턴이 없는 블랭크 노광(Blank exposure)을 수행한다.In the step (d) of FIG. 5, a 1200 nm thick TSMR-V3 photoresist 6 is applied onto the gate electrode masking thin film 5, and an optical deposition film 7 such as CEM388WS, CEM420WS, etc., which is an optical contrast increasing material, is applied thereon. After each of the coating is applied, a blank exposure without a mask pattern is performed.

이어서, 도 5 (e) 공정에서는, 도포된 광 퇴적막(7)을 탈이온수로 제거한 후 노광, 열처리 및 현상의 공정을 순차로 수행하여 게이트 개구형상을 포토레지스트상에 자기정렬형태로 형성시킨다.Subsequently, in the process of FIG. 5E, the coated light deposition film 7 is removed with deionized water, and then the exposure, heat treatment, and development processes are sequentially performed to form a gate opening in a self-aligned form on the photoresist. .

이러한 본 (d)(e) 공정의 원리를 설명하면 다음과 같다. 실리콘 에미터 팁을 갖는 전계방출 소자의 구조적 특성에 기인하여 광 퇴적막(7)이 팁 위치에 따라 a<b<c 로 각각 도포되는 두께가 다르게 된다. 이와 같이 광 퇴적막(7)의 도포 두께가 다르기 때문에 결국, 포토레지스트(6)에 블랭크 노광이 미치는 영향이 각각 다르게 되는 결과를 초래하게 된다. 이러한 광 퇴적막의 특성은 선별적으로 노광 에너지를 다르게 적용함으로써, 원하는 게이트 개구 형상의 크기를 얻을 수 있게 한다.The principle of the present (d) (e) process is as follows. Due to the structural characteristics of the field emission device having the silicon emitter tip, the thicknesses of the light deposition films 7 applied to a <b <c, respectively, vary depending on the tip position. As described above, since the coating thicknesses of the light deposition films 7 are different, the effect of the blank exposure on the photoresist 6 is different. This characteristic of the light deposition film makes it possible to obtain a desired gate opening shape by selectively applying different exposure energy.

즉, 광 퇴적막의 특성상 'a' 두께에서는 노광 에너지가 투과하여 하층의 포토레지스트(6)를 노광시키지만, 'b' 두께는 하층으로 투과되지 않고 흡수(필터링)됨으로서 하층의 포토레지스트가 노광되지 않는 노광 에너지 대역이 존재하게 되며, 노광에너지가 커지면 게이트 개구형상이 크게 되는 특징을 갖게 된다. 결국, 게이트 개구형상을 갖는 포토레지스트(6)를 형성시키기 위해 마스크 패턴 대신 블랭크 노광을 광 퇴적막에 적용하여 광퇴적막이 갖는 두께에 따른 노광 빛의 선별적인 투과기능을 활용함으로써, 자기정렬 형태로 도 5(e)와 같이 게이트 개구형상을 얻을 수 있게 된다.That is, due to the characteristics of the light deposition film, the exposure energy is transmitted at the 'a' thickness to expose the lower photoresist 6, but the 'b' thickness is not transmitted to the lower layer but is absorbed (filtered) so that the lower photoresist is not exposed. An exposure energy band exists, and when the exposure energy becomes large, the gate opening shape becomes large. As a result, in order to form the photoresist 6 having a gate opening shape, a blank exposure is applied to the light deposition film instead of the mask pattern to utilize the selective transmission function of the exposure light according to the thickness of the light deposition film. As shown in Fig. 5E, the gate opening shape can be obtained.

다음으로, 도 5 (f) 공정에서는, 포토레지스트(6)를 마스킹층으로 하여 게이트 개구형상 부분에 도포된 상기 게이트 금속 마스킹용 박막(5)을 식각한다.Next, in the step (f) of FIG. 5, the gate metal masking thin film 5 coated on the gate opening portion is etched using the photoresist 6 as a masking layer.

이어서, 도 5 (g)공정에서는, 식각되지 않고 남은 게이트 금속 마스킹용 박막(5)을 마스킹층으로 하여 게이트 전극 금속층(3)을 식각하여 게이트 절연막(2)을 노출시킨 후 잔류한 포토레지스트(6)를 플라즈마를 이용하여 제거한다.Subsequently, in the step (g) of FIG. 5, the photoresist remaining after the gate electrode metal layer 3 is etched by exposing the gate insulating film 2 by using the remaining gate metal masking thin film 5 as a masking layer as a masking layer ( 6) is removed using a plasma.

마지막으로, 도 5 (h)공정에서는, 게이트 절연막(2)의 일부를 식각용액(BOE 6 : 1)을 이용하여 습식 식각하여 실리콘 에미터 팁(9)을 노출시킨다. 이어서 게이트 전극을 패터닝(patterning)하고 식각하여 실리콘 팁을 갖는 평판디스플레이 소자의 게이트 전극을 완성한다.Finally, in the step (h) of FIG. 5, a portion of the gate insulating film 2 is wet etched using an etching solution (BOE 6: 1) to expose the silicon emitter tip 9. Subsequently, the gate electrode is patterned and etched to complete the gate electrode of the flat panel display device having the silicon tip.

이와 같이 본 발명은 게이트 형상을 갖는 마스크 패턴 대신 블랭크(blank) 마스크를 적용하면서도 포토레지스트 위에 도포된 광 퇴적막(7)의 두께차이에 의해 게이트 개구 형상을 자동정렬 형성시키고, 그 광 퇴적막을 투과하는 노광 에너지에 따라 게이트 개구 형상의 크기를 조절하면서 게이트 형상을 형성하게 된다.As described above, the present invention automatically forms a gate opening shape by the thickness difference of the light deposition film 7 applied on the photoresist while applying a blank mask instead of the mask pattern having the gate shape, and transmits the light deposition film. The gate shape is formed while adjusting the size of the gate opening shape according to the exposure energy.

이상과 같은 본 발명은, 실리콘 팁을 뾰족하게 형성한 다음, 게이트 절연막을 형성시킨 후 게이트 전극층을 2중 구조(TiW/Al)로 증착함으로서 기존의 게이트 형성제조공정 방법인 화학 기계적 연마(Chemical Mechanical Polishing)의 방법이나 에치백(etch-back) 방법에서 문제점으로 부각된 게이트 배선의 단선을 해결할 수 있으며, 또한 게이트 형상크기의 불균일성을 개선할 수 있어 제조공정의 수율향상을 도모할 수 있다. 아울러, 기존의 반도체 공정 장비를 이용할 수 있는 장점과 집적회로 제조공정과 양립성 있게 제작 할 수 있는 장점이 있다.The present invention as described above, by forming a silicon tip sharp, and then forming a gate insulating film and depositing the gate electrode layer in a double structure (TiW / Al) by chemical mechanical polishing (Chemical Mechanical) which is a conventional method for manufacturing a gate process The disconnection of the gate wiring, which is a problem in the polishing method or the etch-back method, can be solved, and the nonuniformity of the gate shape size can be improved, thereby improving the yield of the manufacturing process. In addition, there is an advantage that can use the existing semiconductor process equipment and can be manufactured compatible with the integrated circuit manufacturing process.

Claims (5)

유리기판(10)상에 폴리실리콘 혹은 비정질 실리콘(1)을 증착하고, 실리콘 팁(9)를 형성시킨 후 게이트 절연막(2)을 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)으로 1000nm 두께로 저온에서 증착시키는 제 1 공정과;After depositing polysilicon or amorphous silicon (1) on the glass substrate (10), and forming the silicon tip (9), the gate insulating film (2) by plasma chemical vapor deposition (PECVD) or low pressure chemical vapor deposition (LPCVD) A first step of depositing at a low temperature with a thickness of 1000 nm; 상기 제 1 공정의 결과물 위에 게이트 개구 형상을 형성시키기 위해 게이트 전극 금속층(3)을 증착시키고, 이 위에 게이트 전극 마스킹용 박막(5)을 증착시키는 제 2 공정과;A second step of depositing a gate electrode metal layer (3) to form a gate opening shape on the resultant of the first step, and depositing a gate electrode masking thin film (5) thereon; 상기 게이트 전극 마스킹용 박막(5) 위에 포토레지스트(6)와 광 콘트라스트 증가물질(7)을 순차로 도포시킨 후 마스크 패턴이 없는 블랭크 노광 및 현상공정을 수행하여 게이트 개구형상을 포토레지스트(6)상에 자기 정렬형태로 형성시키는 제 3 공정과;The photoresist 6 and the light contrast increasing material 7 are sequentially coated on the gate electrode masking thin film 5, and then a blank exposure and developing process without a mask pattern is performed to form a gate opening shape of the photoresist 6. Forming a self-aligned form on the phase; 그 포토레지스트(6)를 마스킹층으로 하여 게이트 전극 마스킹용 박막(5)을 식각한 후, 이 박막(5)을 마스킹층으로 하여 게이트 전극 금속층(3)을 식각하여 상기 게이트 절연막을 노출시킨 후, 잔류한 포토레지스트를 플라즈마를 이용하여 제거한 후, 게이트 절연 산화막(2)의 일부를 식각용액(BOE 6:1)을 이용하여 습식 식각하여 팁을 노출시킨 후, 게이트 전극을 패터닝(patterning)하고 식각하는 제 4 공정으로 이루어진 것을 특징으로 하는 실리콘 팁을 갖는 전계 방출 소자의 게이트 전극 제조방법.After etching the gate electrode masking thin film 5 using the photoresist 6 as a masking layer, the gate electrode metal layer 3 is etched using the thin film 5 as a masking layer to expose the gate insulating film. After the residual photoresist is removed using plasma, a portion of the gate insulating oxide film 2 is wet-etched using an etching solution (BOE 6: 1) to expose the tip, and then the gate electrode is patterned. A method of manufacturing a gate electrode of a field emission device having a silicon tip, characterized in that the fourth step of etching. 제 1 항에 있어서,The method of claim 1, 상기 광 콘트라스트 증가물질(7)은 상기 포토레지스트 위에 도포되는 두께 차이에 따라 블랭크 노광 빛을 선별적으로 투과하여 게이트 개구 형상을 포토레지스트 상에 자동정렬하는 것을 특징으로 하는 실리콘 팁을 갖는 전계 방출소자의 게이트 전극 제조방법.The light contrast increasing material 7 selectively transmits the blank exposure light according to the thickness difference applied on the photoresist to automatically align the gate opening shape on the photoresist. Method of manufacturing a gate electrode. 제 2 항에 있어서,The method of claim 2, 상기 광 콘트라스트 증가물질(7)은, CEM388WS 또는 CEM420WS를 사용하는 것을 특징으로 하는 실리콘 팁을 갖는 전계방출 소자의 게이트 전극 제조방법.The light contrast increasing material (7), the method of manufacturing a gate electrode of a field emission device having a silicon tip, characterized in that using CEM388WS or CEM420WS. 제 1 항에 있어서,The method of claim 1, 상기 게이트 개구 형상의 크기는, 블랭크 노광 에너지에 의해 조절하는 것을 특징으로 하는 실리콘 팁을 갖는 전계방출 소자의 게이트 전극 제조방법.The size of the gate opening shape is controlled by a blank exposure energy, characterized in that the gate electrode manufacturing method of a field emission device having a silicon tip. 제 1 항에 있어서,The method of claim 1, 상기 게이트 전극 마스킹용 박막(5)은, Al를 사용한 것을 특징으로 하는 실리콘 팁을 갖는 전계방출 소자의 게이트 전극 제조방법.The gate electrode masking thin film (5) is a gate electrode manufacturing method of a field emission device having a silicon tip, characterized in that Al.