KR100279749B1 - Manufacturing method of field emission array superimposed gate and emitter - Google Patents
Manufacturing method of field emission array superimposed gate and emitter Download PDFInfo
- Publication number
- KR100279749B1 KR100279749B1 KR1019970072636A KR19970072636A KR100279749B1 KR 100279749 B1 KR100279749 B1 KR 100279749B1 KR 1019970072636 A KR1019970072636 A KR 1019970072636A KR 19970072636 A KR19970072636 A KR 19970072636A KR 100279749 B1 KR100279749 B1 KR 100279749B1
- Authority
- KR
- South Korea
- Prior art keywords
- emitter
- insulating film
- forming
- metal
- gate
- Prior art date
Links
Images
Abstract
본 발명은 게이트와 에미터를 초근접시킨 전계방출 어레이의 제조방법에 관한 것으로서, 기판상에 도전체층 혹은 도전체와 저항층을 적층시킨 박막위에 다이아몬드 카본, 금속, 폴리실리콘 혹은 실리사이드중 어느하나로 이루어진 에미터 물질을 차례로 형성하고, 상기 에미터 물질상에 절연막 패턴을 형성하고, 상기 절연막 패턴을 식각 마스크로 이용하여 상기 에미터 물질을 식각하는 것에 의해 에미터 전극을 형성하고, 상기 도전체층 혹은 도전체와 저항층을 적층시킨 박막을 절연막 패턴의 내측으로 언더 컷이 발생하도록 1차 등방성 및 2차 등방성 식각하여 도전체 층에 돌출한 기둥을 형성하며, 상기 도전체층상에 스핀온글라스(SOG)로 에미터의 하면과 접하는 부분은 두껍고 다른 부분은 얇도록 기둥 둘레에 게이트 절연막을 증착하고, 기계화학적 연마법으로 연마한 후 평탄화하여 에미터의 표면 및 측면이 노출되도록 하며, 상기 에미터 및 게이트 절연막위에 절연막을 형성하고, 그 위에 제거되는 이외의 부분에 디슁 방지층을 형성하도록 게이트 전극 형성용 금속을 형성하고, 상기 기둥 상측의 게이트 전극 형성용 금속을 기계화학적 연마법으로 평탄하게 제거하여 에미터의 상 표면을 노출시키는 것에 의해 게이트 전극을 형성하며, 상기 에미터와 게이트 전극사이의 절연막과 기둥 둘레의 게이트 절연막을 제거하여 에미터 기둥을 노출시킴으로써, 저가격으로 대면적의 평판 디스플레이를 만들 수 있는 효과를 갖는다.The present invention relates to a method of manufacturing a field emission array in which a gate and an emitter are in close proximity, and comprising a diamond carbon, a metal, polysilicon, or silicide on a thin film obtained by laminating a conductor layer or a conductor and a resistance layer on a substrate. An emitter material is sequentially formed, an insulating film pattern is formed on the emitter material, and the emitter material is formed by etching the emitter material using the insulating film pattern as an etching mask, and the conductor layer or the conductive material is formed. A thin film laminated with a sieve and a resistance layer is etched first and second isotropically so as to undercut the inside of the insulating film pattern to form pillars protruding from the conductor layer, and spin-on-glass (SOG) on the conductor layer. The gate insulating film is deposited around the column so that the part of the furnace emitter is thick and the other part is thin. After polishing by a polishing method, the planarizing layer is exposed to expose the surface and side surfaces of the emitter, an insulating film is formed on the emitter and the gate insulating film, and a gate electrode forming metal is formed to form a dichroism prevention layer on a portion other than that removed. And forming a gate electrode by exposing the upper surface of the emitter by removing the metal for forming the gate electrode on the upper side of the pillar evenly by a mechanical chemical polishing method, and forming a gate electrode between the emitter and the gate electrode. By removing the gate insulating film and exposing the emitter pillar, it has the effect of making a large area flat panel display at low cost.
Description
본 발명은 전계 방출 어레이에 관한 것으로, 특히 게이트와 에미터를 최대한 근접시킨 전계 방출 어레이의 제조방법에 관한 것이다.The present invention relates to a field emission array, and more particularly, to a method of manufacturing a field emission array in which the gate and the emitter are as close as possible.
일반적으로, 고 진공하에서 107V/cm의 전기장을 금속이나 반도체 표면에 인가하면 전자가 표면의 에너지 장벽을 양자 역학적으로 터널링하여 밖으로 방출되는데, 이러한 현상을 전계 방출이라고 하고, 이러한 전계방출 현상을 소자에 이용하는 것을 진공소자 혹은 전계방출 소자라고 하며, 진공소자는 마이크로파 소자 및 평판 디스플레이, 센서 등으로 이용되는데, 전계 방출소자를 디스플레이에 이용하여 FED(Field Emission Display)에 응용하는 연구가 최근 활발히 이루어지고 있다.In general, when an electric field of 10 7 V / cm is applied to a metal or semiconductor surface under high vacuum, electrons are emitted out of the surface by quantum mechanically tunneling the energy barrier of the surface. This phenomenon is called field emission. The vacuum device or the field emission device is used as a device, and the vacuum device is used as a microwave device, a flat panel display, a sensor, and the like, and the field emission display (FED) is applied to the field, and the research has been actively conducted. ought.
도 1 은 일반적인 FED의 단면도를 나타낸 것으로, FED 장치는 절연체 또는 반도체 기판(100)상의 소정영역에 복수개의 전계 에미터(101)가 형성되어 있고, 상기 전계 에미터를 소정의 공간을 두고 둘러싸는 게이트 절연막(103)이 형성되어 있으며, 이 게이트 절연막상에 전계 에미터(102)가 형성되어 있는 하부 기판과, 유리 기판(120)상에 아노드 전극(115)이 형성되어 있고, 이 아노드 전극상에 R, G, B 형 광체(110)가 형성되어 있는 상부기판을 스페이서(130)를 이용하여 소정의 간격을 유지한 상태로 합착한 구성을 가지고 있다.1 is a cross-sectional view of a general FED, in which a plurality of
이와 같은 구성을 가지는 FED의 동작원리는 상기 게이트 전극(102)과 전계 에미터(101)에 전압을 인가하면 전계 에미터로부터 전자가 방출되고 상기 아노드 전극(115)에 전압이 인가되면, 전계 에미터로부터 방출되는 전자가 가속되어 형광체(110)를 때리게 되고, 전자로 부터 에너지를 받아 여기된 형광체 물질은 빛을 발산하는 원리를 이용하여 디스플레이에 사용하게 된다.The operation principle of the FED having such a configuration is that when a voltage is applied to the
상기 도 1과 같은 FED를 제조하는 방법은 전계 에미터(101)를 원뿔(cone)형상으로 제작하고, 에미터와 게이트 전극이 근접하도록 하여 에미터에 고전기장이 걸리게하는 구조를 많이 사용해오고 있는데, 이러한 에미터의 제조방법으로는 도 1에서와 같이, 기판(100)상에 게이트 절연막(103)을 형성하고, 이 게이트 절연막상에 전자선 증착장치(e-beam evaporator)로 금속막을 증착한 후, 이 금속막의 복수개의 부분을 원형의 형상으로 제거하여 게이트 전극(102)을 형성하고, 이 금속막의 부분적인 제거에 의해 노출된 게이트 절연막(103)을 식각하여, 기판(100)을 노출시키는 복수개의 홀을 형성하며, 이어서, 상기 전자선 증착장치(e-beam evaporator)를 이용하여 전계 에미터 형성용 금속을 증착하고, 에미터 형성용 금속을 식각하여 복수개의 홀을 통해 노출된 기판(100)상에 상단이 뾰족한 에미터(101)를 형성하고, 에미터를 실리콘이나 폴리실리콘으로 제작할 때는 건식식각 혹은 습식식각의 방법으로 에미터 형성용 금속을 식각한다.In the method of manufacturing the FED as shown in FIG. 1, the
이와 같은 에미터에는 고전기장이 인가되는 장점이 있으며, 이로인해 이러한 구조의 에미터를 많이 제작해 왔는데, 이러한 방법의 단점으로는 에미터를 제작할 때에는 절연막에 형성되는 홀의 구멍의 크기에 따라 또는 전자선 증착선 위치에 따른 증착율 등에 따라, 에미터의 팁 모양의 균일도가 크게 좌우 된다는 단점을 가지고 있다.This emitter has the advantage of applying a high electric field, which has been produced a lot of emitters of this structure, the disadvantage of this method is that when manufacturing the emitter depending on the size of the hole of the hole formed in the insulating film or electron beam The uniformity of the tip shape of the emitter is greatly influenced by the deposition rate according to the deposition line position.
도 2 는 종래의 기술에 의한 FEA의 제조 공정의 일예를 나타낸 공정 단면도이다.2 is a process sectional view showing one example of a manufacturing process of FEA according to the prior art.
상기 도 2에 개시된 FEA를 제조하는 종래의 기술에 따르면, 도 2(a)에 도시한 바와 같이, 절연체 또는 반도체 기판(200)상에 게이트 절연막(201)을 형성하고, 게이트 절연막(201)상에 게이트 전극 형성용 금속막을 증착한 후, 이 금속막상의 소정 영역을 원형으로 노출시키는 복수개의 개구를 가지는 감광막 패턴(203)을 형성하고, 이 감광막 패턴(203)을 식각 마스크로 이용하여 노출된 금속막을 식각하여 게이트 전극(202)을 형성한다.According to the related art of manufacturing the FEA disclosed in FIG. 2, as shown in FIG. 2A, a gate
이어서, 도 2(b)에 도시한 바와 같이, 상기 게이트 전극(202)을 통해 노출된 게이트 절연막(201)을 식각하여 기판(200)을 노출시키는 개구를 형성하고, 상기 감광막 패턴(203)을 제거한다.Subsequently, as shown in FIG. 2B, an opening through which the
그 다음, 도 2(c)에 도시한 바와 같이, 상기 게이트 전극(202)의 상 표면 및 측면상에 절연막(204)을 형성하며, 이와 같이 게이트 전극(202)에 절연막(204)을 형성하는 것에 의해 기판(200)을 노출시키는 개구의 폭이 좁아지는데, 이와 같이 절연막을 형성하여 개구의 폭을 줄이는 이유는 후속 형성되는 에미터의 크기를 줄이고 또한 상단부 팁부분을 날카롭게 하기 위해서이다.Next, as shown in FIG. 2C, an
이어서, 도 2(d)에 도시한 바와 같이, 기판의 상부로부터 금속을 증착하면, 증착되는 금속이 개구를 통해 노출된 노출된 기판(201)상의 표면에도 원뿔 형상을 가지는 금속막(205a)이 형성되는 동시에 절연막(204)의 표면상에 금속막(205a)이 형성된다.Subsequently, as shown in FIG. 2 (d), when the metal is deposited from the top of the substrate, the
이어서, 도 2(e)에 도시한 바와 같이, 상기 게이트 전극(202)상측의 절연막(204)과 금속막(205a)을 기계화학적 연마법으로 제거하고, 기판(100)상에 원뿔 형상을 가지는 금속막(205a)를 식각하여 상단부가 날카로운 에미터(205)을 형성한다.Subsequently, as shown in FIG. 2E, the
도 2와 같은 종래 기술에 의한 FEA의 제조방법은 패터닝 공정에 의한 게이트 전극과 에미터의 간격 및 에미터의 모양이 영향을 적게 받으므로, 패터닝 오차를 줄일 수 있어 대면적의 디스플레이를 제작하기에 용이한 장점을 가지고 있으나, 이러한 방법은 에미터와 게이트 전극간의 누설전류로 인하여 에미터와 게이트 전극사이의 절연막을 얇게하는 방법으로 간격을 줄이지 못하는 한계가 있다.In the conventional FEA manufacturing method as shown in FIG. 2, since the spacing between the gate electrode and the emitter and the shape of the emitter are less affected by the patterning process, the patterning error can be reduced, so that a large area display can be manufactured. Although there is an easy advantage, this method has a limitation in that the gap cannot be reduced by thinning the insulating film between the emitter and the gate electrode due to the leakage current between the emitter and the gate electrode.
도 3 은 종래 기술의 다른 실시예에 따른 FEA 제조방법을 나타낸 공정 단면도이다.Figure 3 is a process cross-sectional view showing a manufacturing method of FEA according to another embodiment of the prior art.
상기 도 3의 FEA 제조방법에 따르면, 먼저, 도 3(a)에 도시한 바와 같이, 반도체 기판 상에 소정의 폭을 가지는 원형의 절연막 패턴(301)을 형성하고, 이어서, 도 3(b)에 도시한 바와 같이, 상기 절연막 패턴(301)을 식각 마스크로 이용하여 노출된 기판(300)을 소정의 깊이로 식각하는 것에 의해 기판상에 상부로 돌출한 기둥(300a)을 형성하고, 도 3c에 도시한 바와 같이, 상기 기둥(300a)상의 절연막 패턴(301)을 제거한 후, 기판의 전면에 절연막(302)을 증착한다.According to the FEA manufacturing method of FIG. 3, first, as shown in FIG. 3A, a circular
이어서, 도 3(d)에 도시한 바와 같이, 상기 절연막(302)상에 게이트 전극 형성용 금속막(303)을 증착하고, 도 3e에 도시한 바와 같이, 상기 기둥(300a)의 상측에 형성된 금속막(303)과 절연막(302)을 기계화학적 연마법 또는 습식각법으로 제거하여 기둥(300a)의 상 표면을 노출시키고, 기둥(300a)을 둘러싸고 있는 절연막(302)을 제거한 후, 상기 기둥(300a)을 식각하여 기둥이 원뿔 형상을 가지며 상단이 뾰족한 팁 형상을 가지는 에미터를 형성한다.Subsequently, as shown in FIG. 3D, a
상기 도 3과 같은 종래의 기술에 의한 FEA 제조방법은 제조 공정이 간단한 장점이 있으나, 에미터와 게이트 전극을 근접시킬 경우 에미터와 게이트 사이의 누설전류 등으로 인해서 근접시키는데는 한계가 있는 단점을 갖는다.The FEA manufacturing method according to the prior art as shown in FIG. 3 has a simple advantage in the manufacturing process, but when the emitter and the gate electrode is close, there is a limit to the proximity due to the leakage current between the emitter and the gate. Have
상기 단점을 해결하기 위해 본 발명은, 전계방출 소자를 제조함에 있어서, 에미터와 게이트 전극을 최대한 근접시켜 제조하는 방법을 제공하는 것을 목적으로 한다.In order to solve the above disadvantages, the present invention, in manufacturing a field emission device, an object of the present invention is to provide a method for manufacturing the emitter and the gate electrode as close as possible.
상기 목적을 달성하기 위한 본 발명의 일실시예에 의한 전계방출 소자의 제조 방법은, 기판상에 도전체층 혹은 도전체와 저항층을 적층시킨 박막위에 다이아몬드 카본, 금속, 폴리실리콘 혹은 실리사이드중 어느하나로 이루어진 에미터 물질을 차례로 형성하고, 상기 에미터 물질상에 절연막 패턴을 형성하는 제 1 공정, 상기 절연막 패턴을 식각 마스크로 이용하여 상기 에미터 물질을 식각하는 것에 의해 에미터 전극을 형성하고, 상기 도전체층 혹은 도전체와 저항층을 적층시킨 박막을 절연막 패턴의 내측으로 언더 컷이 발생하도록 1차 등방성 및 2차 등방성 식각하여 도전체층에 돌출한 기둥을 형성하는 제 2 공정, 상기 도전체층상에 스핀온글라스(SOG)로 에미터의 하면과 접하는 부분은 두껍고 다른 부분은 얇도록 기둥 둘레에 게이트 절연막을 증착하고, 기계화학적 연마법으로 연마한 후 평탄화하여 에미터의 표면 및 측면이 노출되도록 하는 제 3 공정, 상기 에미터 및 게이트 절연막위에 절연막을 형성하고, 그 위에 제거되는 이외의 부분에 디슁 방지층을 형성하도록 게이트 전극 형성용 금속을 형성하는 제 4 공정, 상기 기둥 상측의 게이트 전극 형성용 금속을 기계화학적 연마법으로 평탄하게 제거하여 에미터의 상 표면을 노출시키는 것에 의해 게이트 전극을 형성하는 제 5 공정 및 상기 에미터와 게이트 전극사이의 절연막과 기둥 둘레의 게이트 절연막을 제거하여 에미터 기둥을 노출시키는 제 6 공정을 포함하는 것을 특징으로 한다.The method for manufacturing a field emission device according to an embodiment of the present invention for achieving the above object is any one of diamond carbon, metal, polysilicon or silicide on a thin film on which a conductor layer or a conductor and a resistance layer are laminated on a substrate. A first step of sequentially forming an emitter material, and forming an insulating film pattern on the emitter material; forming an emitter electrode by etching the emitter material using the insulating film pattern as an etching mask, and On the conductor layer, the second step of forming a pillar protruding into the conductor layer by primary or secondary isotropic etching of a conductor layer or a thin film obtained by laminating a conductor and a resistance layer to the undercut of the insulating film pattern. Spin-on glass (SOG) deposits a gate insulating film around the column so that the part of the emitter is thick and the other part is thin And a third step of polishing and then flattening by mechanical and chemical polishing to expose the surface and side surfaces of the emitter, forming an insulating film on the emitter and the gate insulating film, and forming a dishing prevention layer on a portion other than that removed thereon. A fourth step of forming the gate electrode forming metal so as to form the gate electrode forming metal, and a fifth step of forming the gate electrode by exposing the upper surface of the emitter by removing the gate electrode forming metal on the pillar evenly by a mechanical chemical polishing method. And removing the insulating film between the emitter and the gate electrode and the gate insulating film around the pillar to expose the emitter pillar.
또한, 상기 목적을 달성하기 위해 본 발명은, 기판상에 도전체층, 게이트 절연막, 게이트 전극 형성용 금속 및 절연막을 차례로 형성하고, 상기 절연막을 패터닝한 후, 게이트 전극형성용 금속, 게이트 절연막을 차례로 식각하여 개구를 형성하며, 상기 개구의 측벽에 측별 절연막을 형성하고, 상기 개구를 채우며 기판의 전면을 덮은 금속, 폴리실리콘, 다이아몬드, 다이아몬드상 카본 또는 실리사이드와 같은 저 일함수 금속중 어느하나로 이루어진 에미터 전극 형성용 물질을 형성하고, 상기 개구이외의 에미터 형성용 물질을 기계화학적 연마법으로 제거하여 개구내에만 에미터 형성용 금속을 남기고, 상기 절연막, 측벽 절연막 및 에미터 형성용 금속 둘레의 게이트 절연막을 식각하여 에미터 형성용 물질을 노출시킨 후, 에미터 전극 형성용 금속을 전극용으로 패터닝한 후, 식각하는 것을 다른 특징으로 한다.Further, in order to achieve the above object, the present invention, in order to form a conductor layer, a gate insulating film, a metal for forming a gate electrode and an insulating film on a substrate, and after patterning the insulating film, a metal for forming a gate electrode, a gate insulating film in order An etch is formed to form an opening, and a side insulating film is formed on the sidewall of the opening, and the etch is formed of any one of a low work function metal such as metal, polysilicon, diamond, diamond-like carbon or silicide that fills the opening and covers the entire surface of the substrate. Forming the electrode electrode forming material, and removing the emitter forming material other than the opening by a mechanical chemical polishing method, leaving the emitter forming metal only in the opening, and surrounding the insulating film, the sidewall insulating film, and the The gate insulating layer is etched to expose the emitter forming material, and then the emitter electrode forming metal is transferred. After patterning for the play, etching is another feature.
이러한 본 발명의 기계화학적 연마 공정과 이중 절연막을 사용하는 방법은 미세패턴 형성이 필요하지 않고, 공정이 비교적 간단하므로 대면적의 유리기판상에서 공정할 수 있어 저가격으로 대면적의 평판 디스플레이를 만들 수 있다.The mechanical chemical polishing process and the method using the double insulating film of the present invention do not require the formation of a fine pattern, and because the process is relatively simple, it can be processed on a large-area glass substrate, thereby making a large-area flat panel display at low cost. .
제1도는 종래 FED(Field Emission Display)의 단면도.1 is a cross-sectional view of a conventional field emission display (FED).
제2도는 종래의 기술에 의한 FEA(Field Emission Array) 제조방법을 나타낸 공정 단면도.2 is a process cross-sectional view showing a method for manufacturing a field emission array (FEA) according to the prior art.
제3도는 종래의 기술에 의한 FEA(Field Emission Array)제조방법을 나타낸 공정 단면도.3 is a cross-sectional view showing a method of manufacturing a field emission array (FEA) according to the prior art.
제4도는 본 발명의 일실시예에 의한 FEA(Field Emission Array)제조방법을 나타낸 공정 단면도.Figure 4 is a cross-sectional view showing a method of manufacturing a field emission array (FEA) according to an embodiment of the present invention.
제5도는 본 발명의 다른 실시예에 의한 FEA(Field Emission Array)제조방법을 나타낸 공정 단면도.5 is a cross-sectional view illustrating a method of manufacturing a field emission array (FEA) according to another embodiment of the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
400, 500 : 기판 401, 501 : 도전체층400, 500:
406 : 게이트 전극 형성용 금속 403 : 절연막 패턴406: metal for forming gate electrode 403: insulating film pattern
401a : 기둥 402a : 에미터401a:
404 : 게이트 절연막 405 : 절연막404: gate insulating film 405: insulating film
406a : 게이트 전극 501 : 도전체층406a: gate electrode 501: conductor layer
502 : 게이트 절연막 503a : 게이트 전극502:
504 : 절연막 505 : 측벽 절연막504: insulating film 505: sidewall insulating film
506 : 에미터 전극 형성용 금속506: metal for forming emitter electrodes
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 4 는 본 발명의 일 실시예에 의한 FEA 제조방법을 순서대로 나타낸 공정 단면도이고, 도 5 는 본 발명의 다른 실시예에 의한 FEA 제조방법을 순서대로 나타낸 공정 단면도이다.4 is a cross-sectional view showing a process for manufacturing FEA according to an embodiment of the present invention in sequence, and FIG. 5 is a cross-sectional view showing a process for manufacturing FEA according to another embodiment of the present invention in order.
상기 도 4에 도시한 FEA 제조방법의 일실시예에 따르면, 먼저, 도 4a에 도시한 바와 같이, 절연체 혹은 반도체 기판(400)상에 금속 혹은 반도체로된 도전체층(401)과 금속, 도핑된 폴리실리콘, 다이아몬드, 다이아몬드상 카아본 또는 실리사이드와 같은 에미터 형성용 저 일함수 물질층(402)을 차례로 증착한 후, 이 저 일함수 물질층(402)위에 원하는 형상을 가지는 절연막 패턴(403)을 형성한다.According to an embodiment of the FEA manufacturing method illustrated in FIG. 4, first, as illustrated in FIG. 4A, a
이어서, 도 4b에 도시한 바와 같이, 상기 절연막 패턴(403)을 식각 마스크로 이용하여 노출된 저 일함수 물질층(402)을 식각하여 에미터(402a)를 형성하고, 이어서 노출된 도전체층(401)을 소정의 두께로 식각하여 도전체층에 상부로 돌출한 기둥(401a)를 형성하는데, 이때, 도전체층이 식각되는 저 일함수 물질층(401)의 폭보다 내측으로 더욱 식각되어 언더 컷이 발생하도록, 도전체층(401)을 1차로 등방성 식각을 한 후, 2차로 비 등방성 식각함으로써, 상기 기둥(401a)이 절연막 패턴(403)의 폭보다 작은 폭으로 형성된다.Subsequently, as illustrated in FIG. 4B, the exposed low work
그 다음, 도 4c에 도시한 바와 같이, 기판의 전면에 에미터(402a)의 측면을 덮도록 게이트 절연막(404)을 형성하고, 이 게이트 절연막(404) 및 절연막 패턴(403)을 기계화학적인 방법으로 연마하여, 에미터(404a)의 상표면을 노출시킨 후, 게이트 절연막(404)을 에치백 공정으로 식각하여 에미터(404a)의 측면이 완전히 노출되도록 하는데, 상기 기계화학적 연마 공정시에는 게이트 절연막(404)과 에미터(402a)의 연마 선택비를 크게 할수록 좋으며, 게이트 절연막(404)을 형성하는 또 다른 방법으로는 스핀 온 글래스(SOG)를 도포하여 형성하고, 에미터(402a)의 상면 및 측면의 절연막을 제거하거나, 게이트 절연막(404)을 증착하고 에치백(etch-back)공정을 이용하여 에미터(402)의 상면 및 측면의 절연막을 제거하는 방법이 사용될 있고, 또한, 기판(400)상의 도전체층(401)이 실리콘 혹은 폴리실리콘인 경우, 형성된 기둥(401a)의 측벽에 질화막을 형성시키고 기판의 나머지 부분을 산화막성장을 시켜서 제작할 수도 있다.Next, as shown in FIG. 4C, a
만일 상기 게이트 절연막이 두꺼우면, 게이트 전극과 에미터간의 누설전류를 효과적으로 방지할 수 있게 되며, 게이트 전극과 에미터(캐소드)간의 기생 용량이 작아져서 소자의 RC 지연시간에 유리하게 작용한다.If the gate insulating layer is thick, the leakage current between the gate electrode and the emitter can be effectively prevented, and the parasitic capacitance between the gate electrode and the emitter (cathode) is reduced, which is advantageous for the RC delay time of the device.
이어서, 도 4(d)에 도시한 바와 같이, 상기 에미터(402) 및 게이트 절연막(404)의 전면에 게이트와 에미터의 간격을 조절하기 위한 절연막(405)을 원하는 두께로 증착을 한 다음, 절연막(405)상에 금속이나 폴리실리콘 등을 증착하여 게이트 전극용 금속(406)을 형성하며, 이때, 게이트와 에미터의 간격을 조절하기 위한 절연막(405)의 두께는 저 일함수 물질(402)과 게이트 전극간의 간격을 결정하게 되므로 가능한 얇은 두께로 하면, 게이트와 에미터 사이에 수십 Å의 크기를 가지는 갭(gap)도 형성할 수 있는데, 상기 게이트 전극과 에미터의 간격이 가까울수록 전계 방출은 저전압에서 일어나게 되어 시스템의 전원소모가 줄어들 뿐 아니라 시스템의 크기, 신뢰성, 가격에서 유리해 진다.Subsequently, as shown in FIG. 4 (d), an insulating
이어서, 도 4(e)에 도시한 바와 같이, 기계화학적 연마(CMP : Chemical Mechanical Polishing)법으로 기둥(401a)상측의 게이트 전극용 금속(406)을 연마하여 제거하는 것에 의해 에미터(402a)의 표면을 노출시키는 동시에, 게이트 전극(406a)을 형성하는데 이때, 게이트 전극용 금속(406)을 기계화학적 연마법으로 연마할 때 게이트 전극용 금속(406)의 상부에 절연막(407)을 부분적으로 형성하면 CMP공정시 디슁(dishing)현상을 없앨 수 있으며, 게이트 전극용 금속(406)의 원하는 부분만 선택적으로 연마를 할 수 있다.Next, as shown in FIG. 4E, the
이어서, 도 4(f)에 도시한 바와 같이, 에미터(402a)와 게이트 전극(406a)사이에서 노출된 절연막(405)의 일부를 습식 식각하고, 노출되는 기둥(401a)둘레의 게이트 절연막을 식각하여 기판(400)상의 기둥(401a) 둘레의 게이트 절연막(404)을 습식 식각하여 기둥(401a)을 공기중으로 노출시킨다.Subsequently, as shown in FIG. 4F, a portion of the insulating
본 발명에서 제조된 에미터와 게이트 전극은 서로 바꾸어 동작시킬 수도 있다.The emitter and the gate electrode manufactured in the present invention may be operated interchangeably.
도 5는 본 발명의 다른 실시예에 의한 FEA의 제조방법을 나타낸 공정 단면도로서 도 5에 나타낸 다른 실시예에 의한 FEA의 제조방법에 따르면, 도 5(a)에 도시한 바와 같이, 절연성 기판 또는 반도체 기판(500)상에 도전성 물질 혹은 반도체층으로된 도전체층 혹은 도전체위에 저항층을 적층시킨 박막(501)을 증착하고, 이를 금속 배선으로서 패터닝한 후, 그위에 게이트 절연막(502), 게이트 전극용 금속(503), 절연막(504)을 차례로 증착한다.FIG. 5 is a cross-sectional view illustrating a manufacturing method of the FEA according to another embodiment of the present invention. According to the manufacturing method of the FEA according to another embodiment shown in FIG. 5, as shown in FIG. On the
이때, 게이트 절연막(502)의 두께는 후속 형성되는 에미터의 크기 등을 고려하여 적절한 두께로 형성하는데, 게이트 절연막(502)이 두꺼우면, 게이트와 에미터간의 누설전류를 효과적으로 방지할 수 있게 되며, 게이트와 에미터간의 기생용량(parasitic capacitance)이 작아져서 소자의 RC 지연시간에 유리하게 작용한다.At this time, the thickness of the
이어서, 도 5(b)에 도시한 바와 같이, 절연막을 사진 식각법으로 패터닝하여 상기 도전체층(501)의 상측을 제거한 후, 노출된 게이트 전극용 금속(503)과 게이트 절연막(502)을 차례로 식각하여 상기 도전체층(501)을 노출시키는 개구(510)를 형성하는데, 이와 같은 식각 공정에 의해 게이트 전극용 금속(503)이 게이트 전극(503a)으로서 형성된다.Subsequently, as shown in FIG. 5B, the insulating film is patterned by photolithography to remove the upper side of the
그 다음, 도 5(c)에 도시한 바와 같이, 게이트 전극(503a)과 에미터간의 간격 조절을 위하여 기판의 전면에 절연막을 증착한 후, 비등방성 식각하여 개구(510)의 측면에 측벽 산화막(505)을 형성하는데, 이러한 절연막은 게이트 전극(503a)의 가까이는 절연막의 두께가 최소가 되게 하고, 나머지 부분은 두껍게 되는 형태를 형성하며, 이때, 게이트 전극과 에미터의 간격을 조절하기 위한 절연막의 두께는 저일함수 물질의 에미터와 게이트 전극 (503a)간의 간격을 결정하게 되므로 가능한 얇은 두께로 하면, μm의 크기를 가지는 갭(gap)도 형성할 수 있으며, 상기 게이트 전극과 에미터의 간격이 가까울수록 전계방출을 저전압에서 일어나게 되어 시스템의 전력소모가 줄어들뿐만 아니라 시스템의 크기, 신뢰성, 가격에서 유리해진다.Next, as shown in FIG. 5C, an insulating film is deposited on the entire surface of the substrate to control the gap between the
이어서, 도 5(d)에 도시한 바와 같이, 금속, 폴리실리콘, 다이아몬드, 다이아몬드와 같은 카아본 또는 실리사이드와 같은 저 일함수 물질로 개구(510)를 모두 채우고, 절연막(504)의 표면위까지 형성되도록 증착하여 에미터 형성용 금속(506)을 형성한 후 도 5(e)에 도시한 바와 같이, 에미터 형성용 금속(401)을 기계화학적 연마(CMP : Chemical Mechanical Polishing)공정으로 연마하여 개구(510)내에만 남도록 하는데, 이때 연마 선택비를 크게 하여, 에미터 전극용 금속(401)이 식각이 되면서 절연막(503)을 만나면 식각비가 급격히 떨어지게 하고, 또 다른 방법으로 에미터 전극용 금속위에 감광막이나 SOG(spin on glass)를 도포한 후, 에치백(etch-back) 공정을 하여 에미터 전극용 금속을 식각하는 공정을 사용할 수도 있다.Subsequently, as shown in FIG. 5 (d), all of the openings 510 are filled with a low work function material such as metal, polysilicon, diamond, and carbon or silicide such as diamond, and up to the surface of the insulating
이어서, 도 5(f)에 도시한 바와 같이, 게이트 전극(503)의 표면상의 절연막(504)과, 개구(510)의 측벽 절연막(505) 및 에미터 전극 형성용 금속(506)둘레의 게이트 절연막(502)의 일부를 습식 식각하여 에미터 전극용 금속(506)과 게이트 전극(503a)을 떨어뜨려 노출시킨 후, 상기 에미터 전극용 금속(506)의 상단이 날카로운 팁 형상을 가지도록 식각하여 FEA의 제조한다.Subsequently, as shown in FIG. 5F, a gate between the insulating
상기 실시예에 의한 에미터의 제조방법에 의하면, 에미터의 상단과 게이트 전극(503a)의 간격을 최대한으로 가깝게 형성할 수 있으며, 또한 본 발명에서 제작된 에미터와 게이트 전극을 서로 바꾸어 동작시킬 수도 있다.According to the method of manufacturing the emitter according to the above embodiment, the distance between the top of the emitter and the
본 발명은 전계방출 소자에 전자를 방출시킬수 있는 에미터 팁을 형성하는 방법으로서 게이트 전극과 에미터를 최근접시켜 전계방출 어레이를 제조할 수 있으며, 에미터와 게이트 사이에 얇은 절연막을 증착하여 게이트-에미터간의 간격이 좁아지도록 하며, 게이트(혹은 에미터)를 형성한 후, 게이트 절연막을 증착하는 데, 전계방출이 일어나는 일부분을 제외하는 부분의 게이트 절연막은 얇게하여 게이트-에미터 간격을 최대한 좁혀주고, 전계방출이 일어나지 않는 부분의 게이트 절연막은 두껍게하여 게이트-에미터 전극사이에 누설전류가 없게 하며, 또한 게이트 절연막을 형성시키고 에미터 게이트전극(혹은 게이트 전극)을 증착한 후, 기계화학적 연마(Chemical Mechanical Polishing)방법으로 게이트 전극(혹은 게이트전극)을 연마함으로써, 본 발명의 기계·화학적 연마 공정과 이중절연막을 사용하는 방법은 미세패턴 형성이 필요하지 않고, 공정이 비교적 간단하므로 대면적의 유리기판상에서 공정할 수 있어 저가격으로 대면적의 평판 디스플레이를 만들 수 있는 장점이 있다.The present invention provides a method of forming an emitter tip capable of emitting electrons to a field emission device. The field emission array may be manufactured by closely contacting a gate electrode and an emitter, and a thin insulating film is deposited between the emitter and the gate to form a gate. After the gates (or emitters) are formed, the gate insulating film is deposited, and the gate insulating film is deposited to thin the gate insulating film except for the portion where the field emission occurs. The gate insulating film in the portion where the field emission does not occur is thickened so that there is no leakage current between the gate and the emitter electrodes, and the gate insulating film is formed and the emitter gate electrode (or gate electrode) is deposited. By polishing the gate electrode (or gate electrode) by a chemical mechanical polishing method, And chemical polishing process and how it is used in a double insulating layer, without the need for a fine pattern formation, there is an advantage in that the process is relatively simple hameuro create a large-area flat-panel displays with low cost it is possible to process on a glass substrate having a large area.
상술한 바와 같이 본 발명에 의한 FEA의 제조방법은, 저온에서 팁을 뾰족하게 할 수 있을 뿐 아니라, 균일성과 대칭성이 높게 되며, 유리판 위에 에미터 팁을 형성할 수 있고, 또한, 이러한 방법을 사용하면 저전압 구동이 가능하고 어레이를 대면적의 유리판위에 형성시켜 진공 패키징을 바로 할 수 있어, 저가격으로 대면적의 평판 디스플레이를 만들 수 있는 효과를 갖는다.As described above, the manufacturing method of the FEA according to the present invention can not only sharpen the tip at low temperature, but also increase the uniformity and symmetry, and form the emitter tip on the glass plate. Low voltage driving is possible, and an array can be formed on a large area glass plate for immediate vacuum packaging, which has the effect of making a large area flat panel display at low cost.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970072636A KR100279749B1 (en) | 1997-12-23 | 1997-12-23 | Manufacturing method of field emission array superimposed gate and emitter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970072636A KR100279749B1 (en) | 1997-12-23 | 1997-12-23 | Manufacturing method of field emission array superimposed gate and emitter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990053066A KR19990053066A (en) | 1999-07-15 |
| KR100279749B1 true KR100279749B1 (en) | 2001-03-02 |
Family
ID=66099588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970072636A KR100279749B1 (en) | 1997-12-23 | 1997-12-23 | Manufacturing method of field emission array superimposed gate and emitter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100279749B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120991A (en) * | 1991-10-31 | 1993-05-18 | Mitsubishi Electric Corp | Electric field emission element and its manufacture |
| KR950006909A (en) * | 1993-08-31 | 1995-03-21 | 박경팔 | Field emission cathode and preparation method thereof |
-
1997
- 1997-12-23 KR KR1019970072636A patent/KR100279749B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120991A (en) * | 1991-10-31 | 1993-05-18 | Mitsubishi Electric Corp | Electric field emission element and its manufacture |
| KR950006909A (en) * | 1993-08-31 | 1995-03-21 | 박경팔 | Field emission cathode and preparation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990053066A (en) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5394006A (en) | Narrow gate opening manufacturing of gated fluid emitters | |
| JPH06349402A (en) | Minutefield emission cold cathode and its manufacture | |
| KR100205051B1 (en) | Manufacturing method of field emission display device | |
| KR100300193B1 (en) | Method for manufacturing field emission array on silicon formed on insulating layer | |
| US6428378B2 (en) | Composite self-aligned extraction grid and in-plane focusing ring, and method of manufacture | |
| US5909033A (en) | Vacuum-sealed field-emission electron source and method of manufacturing the same | |
| JPH08329824A (en) | Field emission type cold cathode device and its manufacture | |
| JP3104639B2 (en) | Field emission cold cathode | |
| KR100279749B1 (en) | Manufacturing method of field emission array superimposed gate and emitter | |
| JP2735009B2 (en) | Method for manufacturing field emission electron gun | |
| KR100237178B1 (en) | Manufacturing method of field emission device | |
| US6731063B2 (en) | Field emission arrays to optimize the size of grid openings and to minimize the occurrence of electrical shorts | |
| US6045425A (en) | Process for manufacturing arrays of field emission tips | |
| KR100218685B1 (en) | Manufacturing method of field emission device | |
| KR100218684B1 (en) | Manufacturing method of field emission device | |
| JP2846988B2 (en) | Field emission type electron emission element | |
| JP3107007B2 (en) | Field emission cold cathode and electron tube | |
| US5864200A (en) | Method for formation of a self-aligned emission grid for field emission devices and device using same | |
| KR19980048923A (en) | Method of manufacturing field emission device having self-aligned focusing electrode | |
| KR960005679B1 (en) | Field emission device | |
| JPH0817332A (en) | Field emission electronic device and its manufacture | |
| KR0136686B1 (en) | Silicon field emitter and the manufacturing method thereof | |
| KR100260256B1 (en) | Method of manufacturing fed | |
| JPH11238451A (en) | Field emission type cold cathode and its manufacture | |
| JPH08255556A (en) | Field emission electron source device, manufacture thereof and image display using the device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071024 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |