KR20000001040A - 전기 도금으로 형성된 전극을 갖춘 커패시터및 그 제조방법 - Google Patents
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Abstract
전기 도금으로 형성된 전극을 갖춘 커패시터 및 그 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판의 활성 영역에 연결되어 있는 도전성 플러그 및 그 주위에 형성된 층간절연막 위에 도전층을 형성한다. 상기 도전층 위에 상기 도전성 플러그 상부의 도전층을 노출시키는 부도체 패턴을 형성한다. 상기 노출된 도전층 위에만 선택적으로 전기 도금에 의하여 백금족 금속막을 형성하여 하부 전극을 형성한다. 이 방법에서는 하부 전극을 그 단면의 형상이 직사각형, T자형, 역사다리꼴 또는 항아리형으로 되도록 형성할 수 있다.
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 전기 도금으로 형성된 전극을 갖춘 커패시터 및 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위하여 커패시터의 유전막을 박막화하는 방법, 또는 커패시터의 유효 면적을 증가시키기 위해 커패시터 하부 전극의 구조를 입체화시키는 방법 등이 제안되고 있다.
그러나, 상기한 바와 같은 방법을 채용하더라도 기존의 유전체로는 1G DRAM 이상의 메모리 소자에서는 소자 작동에 필요한 커패시턴스 값을 얻기 어렵다. 따라서, 이와 같은 문제를 해결하기 위하여 커패시터의 유전막으로서 (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), (Pb,La)(Zr,Ti)O3(PLZT) 등과 같은 고유전율을 갖는 박막으로 대체하는 연구가 활발히 진행중에 있다. BST와 같은 고유전 물질을 DRAM에 적용하는 경우에는, 통상적으로 사용되는 ONO막 또는 Ta2O5막을 유전막으로서 사용하는 경우와 마찬가지로, 커패시터를 형성하기 위하여 먼저 도핑된 폴리실리콘과 같은 도전성 플러그를 사용하여 BC(Buried Contact)을 형성한 후 그 위에 하부 전극을 형성하고 유전 물질을 증착한다.
상기와 같은 고유전막을 사용하는 커패시터에서는 전극 물질로서 백금족 원소 또는 그 산화물, 예를 들면 Pt, Ir, Ru, RuO2, IrO2등을 사용한다. 그 중에서도 특히 우수한 내산화성을 갖는 Pt는 실리콘과의 반응성이 크다. 따라서, Pt와 같은 백금족 원소 또는 그 산화물을 전극 물질로서 채용하는 경우에는 이와 같은 전극 물질이 도핑된 폴리실리콘과 같은 도전성 플러그와 접할 때 도전성 플러그와 하부 전극 사이에 상호 반응 및 상호 확산이 일어난다. 따라서, 하부 전극과 도전성 플러그 사이에는 상기와 같은 상호 반응 및 상호 확산을 방지하기 위하여 하부 전극과 도전성 플러그층을 격리시킬 수 있는 확산 방지막(barrier layer)이 반드시 필요하다.
또한, 종래에는 전극 물질로서 백금족 금속을 사용하여 하부 전극을 형성할 때 먼저 상기 백금족 금속으로 이루어지는 도전막을 형성한 후 이를 건식 식각 방법으로 패터닝하여 스토리지 노드를 형성하였다. 그러나, 백금족 금속으로 이루어지는 도전막은 건식 식각하기 매우 어려우며, 특히 300nm 이하의 스토리지 노드 폭을 가지는 메모리 소자, 특히 4G DRAM 이상의 DRAM을 형성할 때 건식 식각에 의하여 하부 전극을 형성하는 데에는 한계가 있다.
본 발명의 목적은 상기한 종래의 문제를 해결하기 위한 것으로서, 고유전막을 사용하는 고집적 메모리 소자에서 커패시터의 전극을 원하는 형상으로 쉽게 형성할 수 있는 반도체 메모리 장치의 커패시터 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 방법을 이용하여 제조된 다양한 형상의 하부 전극을 갖춘 반도체 메모리 장치의 커패시터를 제공하는 것이다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 다른 실시예를 나타낸 단면도이다.
도 3a 내지 도 3c는 본 발명에 따른 방법에 의하여 형성 가능한 하부 전극의 형상을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판, 12 : 층간절연막
14 : 도전성 플러그, 20 : 확산 방지막
20a : 확산 방지막 패턴, 22 : 도전층
22a : 도전층 패턴, 30 : 부도체층
30a : 부도체 패턴, 40 : 백금막
50 : 스페이서, 60 : 유전막
70 : 상부 전극
상기 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 활성 영역에 연결되어 있는 도전성 플러그 및 그 주위에 형성된 층간절연막 위에 도전층을 형성한다. 상기 도전층 위에 상기 도전성 플러그 상부의 도전층을 노출시키는 부도체 패턴을 형성한다. 상기 노출된 도전층 위에만 선택적으로 전기 도금에 의하여 백금족 금속막을 형성하여 하부 전극을 형성한다.
상기 도전층은 백금족 금속, 백금족 금속 산화물 및 도전성 페로브스카이트 물질로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
상기 부도체 패턴은 BPSG, SOG, PSG, PE-SiH4, PE-TEOS, HDP-SiO2, HTO, SiOx, SiNx, SiONx, TiOx, AlOx및 AlNx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
상기 하부 전극은 Pt, Ir, Ru, Rh, Os 및 Pd로 이루어지는 군에서 선택되는 어느 하나로 형성된다.
또한, 본 발명에서는 상기 도전층을 형성하기 전에 상기 도전성 플러그 및 층간절연막 위에 확산 방지막을 형성할 수 있다. 이 때, 상기 도전층은 상기 확산 방지막 위에 형성된다.
상기 하부 전극은 그 단면의 형상이 직사각형, T자형 또는 역사다리꼴로 형성될 수 있다.
또한, 본 발명에서는 상기 하부 전극을 형성한 후에 상기 부도체 패턴 및 그 하부의 도전층을 제거하여 상기 층간 절연막의 상면을 일부 노출시킨다. 그 후, 상기 하부 전극 위에 유전막을 형성하고, 상기 유전막 위에 상부 전극을 형성한다.
상기 유전막은 Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
상기 상부 전극은 CVD 방법 또는 스퍼터링 방법에 의하여 형성될 수 있다. 또는 상기 유전막 위에 도전 물질로 이루어지는 시드층(seed layer)을 형성하고, 상기 시드층 위에 전기 도금에 의하여 백금족 금속막을 형성하여 상부 전극을 형성할 수도 있다.
또한, 본 발명에서는 상기 하부 전극 형성 후에 상기 부도체 패턴과, 그 하부의 도전층 및 확산 방지막을 제거하여 확산 방지막 패턴 및 도전막 패턴을 형성하는 동시에 상기 층간 절연막의 상면을 일부 노출시키고, 상기 노출된 층간절연막상에 상기 확산 방지막 패턴의 측벽을 덮는 스페이서를 형성하고, 상기 하부 전극 위에 유전막을 형성하고, 상기 유전막 위에 상부 전극을 형성할 수 있다.
상기 스페이서는 SOG, HDP-SiO2, PE-SiH4, PE-TEOS, SiNx, SiONx, BPSG 및 PSG로 이루어지는 군에서 선택되는 어느 하나로 형성된다.
상기 다른 목적을 달성하기 위하여, 본 발명에서는 상기 방법에 의하여 형성된 반도체 메모리 장치의 커패시터를 제공한다. 본 발명에 따른 커패시터의 하부 전극은 그 단면의 형상이 직사각형, T자형, 역사다리꼴 또는 항아리형이다.
본 발명에 의하면, 커패시터의 하부 전극을 전기 도금 방법에 의하여 선택적으로 형성하므로, 원하는 부분에 선택적으로 전극을 형성하는 것이 가능하고, 다양한 형상의 하부 전극을 그 높이 및 폭에 있어서 제한을 받지 않고 간단한 방법으로 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)의 활성 영역과 연결되어 있는 도전성 플러그(14) 및 그 주위에 형성된 층간절연막(12) 위에 확산 방지막(20)과 도전층(22)을 차례로 형성하고, 상기 도전층(22) 위에 부도체층(30)을 형성한다.
상기 반도체 기판(10)으로서 Si 기판, GaAs 기판 InP 기판 등 다양한 기판을 사용할 수 있으며, 상기 도전성 플러그(14) 대신 금속 배선층(metal line) 등과 같은 패턴이 있는 구조에 대하여 적용하는 것도 가능하다.
상기 확산 방지막(20)은 후속 공정에서 형성되는 하부 전극에서 전극 물질의 확산을 방지함과 동시에 하부 전극의 하부 막질에 대한 접착력(adhesion)을 좋게 함으로써 전극 물질의 리프팅(lifting)을 방지하는 역할을 하는 것이다. 예를 들면, 상기 확산 방지막(20)으로서 TiN막을 DC 스퍼터링 장비를 사용하여 1,000W의 DC 파워, Ar 가스의 유량이 40sccm, N2가스의 유량이 40sccm, 웨이퍼의 온도가 200℃인 조건하에서 약 10nm의 두께로 형성한다.
상기 확산 방지막(20)은 TiN 외에 다른 금속 질화물, 예를 들면 TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN 등과; 금속 실리사이드, 예를 들면 WSix, TiSix, MoSix, TaSix, CoSix등으로 이루어지는 군에서 선택된 어느 하나 또는 그 이상의 조합물로 형성될 수 있다.
상기 도전층(22)은 후속 공정에서 하부 전극을 형성하기 위한 시드층(seed layer) 역할을 하는 것으로서, 내산화성이 우수한 도전 물질, 예를 들면 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물; 및 CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3과 같은 도전성 페로브스카이트 물질에서 선택된 어느 하나 또는 그 이상의 조합물로 형성될 수 있다.
상기 도전층(22)으로서 Ru막을 형성할 때, DC 스퍼터링 장비를 사용하여 1,000W의 DC 파워, Ar 가스의 유량이 20sccm, 웨이퍼의 온도가 200℃인 조건하에서 Ru막을 약 10nm의 두께로 증착한다.
상기 부도체층(30)은 형성하고자 하는 하부 전극의 두께에 따라서 원하는 두께로 형성한다. 상기 부도체층(30)은 예를 들면 BPSG(boro-phospho-silicate glass), SOG(spin-on glass), PE-SiH4(plasma enhanced SiH4), PE-TEOS(plasma enhanced tetra-ethyl-ortho-silicate), HDP-SiO2(high density plasma SiO2), HTO(high temperature oxidation), PSG(phospho-silicate glass), SiOx, SiNx, SiONx, TiOx, AlOx및 AlNx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성될 수 있다. 상기 부도체층(30)으로서 상기한 바와 같은 물질들을 사용하면 부도체이면서, 강산성 및 고온의 도금액 내에서도 용해되지 않고, 패턴을 형성하였을 때 그 패턴이 잘 무너지지 않는 장점이 있다. 본 예에서는 상기 부도체층(30)으로서 TEOS 가스를 원료로 사용하여 CVD(Chemical Vapor Deposition) 방법에 의하여 PE-TEOS막을 300nm의 두께로 증착하였다.
도 1b를 참조하면, 포토리소그래피 공정을 이용하여 상기 부도체층(30)을 C4F8가스 및 O2가스를 이용하여 RIE(Reactive Ion Etch)법에 의하여 선택적으로 식각하여 상기 도전성 플러그(14) 상부의 도전층(22)을 노출시키는 부도체 패턴(30a)을 형성한다.
도 1c를 참조하면, 음극에는 상기 도전층(22)을 연결하고 양극에는 Pt 전극(45)을 연결한 상태로 상기 결과물을 아질산 암모늄 백금(ammonium platinum nitrite; Pt(NH3)2(NO2)2) 도금액(plating solution)에 담가서 전기 도금을 행한다. 그 결과, 상기 노출된 도전층(22) 위에만 백금막(40)이 형성되어 하부 전극이 형성되고 상기 부도체 패턴(30a) 위에는 백금막이 형성되지 않는다.
여기서, 전기 도금 조건으로서 도금 욕조(浴槽)(plating bathtub)의 온도는 80℃, 도금액의 농도는 10g/l, 도금액의 pH는 1.0, 도금액 내의 전도염 황산의 농도는 1g/l, 전류 밀도는 1A/dm2으로 하여 150초 동안 전기 도금을 행하면 약 500nm의 두께를 가지는 백금막(40)을 얻을 수 있다.
도금액으로서 상기한 아질산 암모늄 백금 외에 염화 백금산 암모늄(ammonium chloroplatinate; (NH4)2PtCl6) 또는 염화백금산(chloroplatinic acid; H2PtCl6)을 사용할 수도 있다. 또한, 백금 대신 다른 백금족 금속염을 포함하는 도금액을 사용하면 상기 도전층(22) 위에는 상기 백금막(40) 대신 상기 다른 백금족 금속염에 대응하는 금속으로 이루어지는 막이 형성된다. 상기 도금액으로는 백금족 금속인 Pt, Ir, Ru, Rh, Os 및 Pd로 이루어진 군에서 선택되는 하나의 금속 또는 그 이상의 조합을 포함하는 금속염이 용해된 도금액을 사용할 수 있다.
도 1d를 참조하면, 상기 백금막(40)을 식각 마스크로 하여 건식 또는 습식 식각 방법에 의하여 상기 부도체 패턴(30a)과, 그 하부의 도전층(22) 및 확산 방지막(20)을 제거하여, 각 하부 전극 사이에서 상기 층간절연막(12)의 상면을 일부 노출시킨다. 이로써, 상기 도전성 플러그(14) 위에 확산 방지막 패턴(20a), 도전층 패턴(22a) 및 백금막(40)이 차례로 적층되고 단면의 형상이 대략 직사각형인 하부 전극이 형성된다.
도 1e를 참조하면, 후속의 유전막 형성 공정시 상기 산화 방지막 패턴(20a)의 측벽을 통하여 산소가 확산되는 것을 방지하기 위하여 상기 노출된 층간절연막(12)상에 상기 확산 방지막 패턴(20a)의 측벽을 덮는 스페이서(50)를 형성한다. 도시한 예에서는 상기 스페이서(50)는 각 확산 방지막 패턴(20a) 사이의 공간, 각 도전층 패턴(22a) 사이의 공간 및 각 백금막(40) 사이의 일부 공간을 채우도록 형성되어 있다. 상기 스페이서(50) 형성 단계는 필요에 따라 생략 가능하다.
상기 스페이서(50)를 형성하기 위하여, 먼저 스페이서 형성 물질, 예를 들면 SOG, HDP-SiO2, PE-SiH4, PE-TEOS, SiNx, SiONx, BPSG, PSG와 같은 매립(filling) 특성이 우수한 물질을 웨이퍼 전면에 증착하여 상기 백금막(40)을 포함한 각 패턴들을 완전히 매립시킨다. 상기 증착된 스페이서 형성 물질막을 상기 백금막(40)의 상면이 노출될 때까지 CMP(Chemical Mechanical Polishing) 방법에 의하여 제거한다. 이어서, 건식 식각 방법에 의하여 남아 있는 스페이서 형성 물질막을 부분적으로 제거하여 상기 스페이서(50)를 형성한다. 또는, 상기 남아 있는 스페이서 형성 물질막을 에치백하여 스페이서를 형성할 수도 있다.
도 1f를 참조하면, 상기 하부 전극이 형성된 결과물상에 CVD 방법 또는 스퍼터링 방법에 의하여 강유전 물질을 증착하여 유전막(60)을 형성한 후, 그 위에 CVD 방법 또는 스퍼터링 방법에 의하여 도전 물질을 증착하여 상부 전극(70)을 형성함으로써 본 발명에 따른 커패시터를 완성한다.
상기 유전막(60)은 Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성된다.
상기 상부 전극(70)은 Pt, Rh, Ru, Ir, Os, Pd와 같은 백금족 금속; PtOx, RhOx, RuOx, IrOx, OsOx, PdOx와 같은 백금족 금속 산화물; 및 CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3, (La,Sr)CoO3과 같은 도전성 페로브스카이트 물질로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성될 수 있다.
상기 실시예에서는 상부 전극을 형성하기 위하여 증착 방법을 사용하였으나, 본 발명은 이에 한정되지 않고, 하부 전극 형성시와 마찬가지로 전기 도금에 의하여 상부 전극을 형성하는 방법도 가능하다. 이 방법을 다음에 상세히 설명한다.
도 2는 본 발명의 다른 실시예를 나타낸 단면도로서, 상부 전극을 전기 도금에 의하여 형성하는 방법을 예시한 도면이다.
구체적으로 설명하면, 도 1a 내지 도 1e를 참조하여 설명한 방법과 같은 방법으로 반도체 기판(110)상에 하부 전극(140)과 스페이서(150)를 형성한 후, 도 1f를 참조하여 설명한 방법과 같은 방법으로 유전막(160)을 형성한다.
그 후, 상기 유전막(160) 위에 시드층(seed layer)(168)을 CVD 방법 또는 스퍼터링 방법에 의하여 약 10nm의 두께로 형성한다. 상기 시드층(168)은 후속 공정에서 상부 전극 형성에 필요한 도전 물질을 포함하도록 형성된다. 본 예에서는 상부 전극을 백금막으로 형성하기 위하여 상기 시드층(168)을 백금으로 형성한다.
이어서, 음극에는 상기 시드층(168)을 연결하고 양극에는 Pt 전극(145)을 연결한 상태로 상기 결과물을 아질산 암모늄 백금(ammonium platinum nitrite; Pt(NH3)2(NO2)2) 도금액(plating solution)에 담가서 전기 도금을 행한다. 그 결과, 상기 시드층(168) 표면에 백금막(170)이 형성되고, 이로써 상부 전극이 형성된다.
여기서, 상기 백금막(170)의 두께를 100nm로 할 때, 전기 도금 조건으로서 도금 욕조(plating bathtub)의 온도는 80℃, 도금액의 농도는 10g/l, 도금액의 pH는 1.0, 도금액 내의 전도염 황산의 농도는 1g/l, 전류 밀도는 1A/dm2으로 하여 60초 동안 전기 도금을 행한다.
도금액으로서 상기한 아질산 암모늄 백금 외에 염화 백금산 암모늄(ammonium chloroplatinate; (NH4)2PtCl6) 또는 염화백금산(chloroplatinic acid; H2PtCl6)을 사용할 수도 있다. 또한, 백금 대신 다른 백금족 금속염을 포함하는 도금액을 사용하면 상기 시드층(168)상에는 상기 백금막(170) 대신 상기 다른 백금족 금속염에 대응하는 금속으로 이루어지는 막이 형성된다. 상기 도금액으로는 백금족 금속인 Pt, Ir, Ru, Rh, Os 및 Pd로 이루어진 군에서 선택되는 하나의 금속 또는 그 이상의 조합을 포함하는 금속염이 용해된 도금액을 사용할 수 있다.
통상의 경우와 같이 상부 전극을 CVD 방법 또는 스퍼터링 방법에 의하여 형성하는 경우에는 그와 같은 방법에 의하여 형성되는 막의 스텝 커버리지가 불량하므로, 아스펙트 비가 커지고 노드의 사이즈가 작아지면 상부 전극을 웨이퍼 전면에 형성하는 것이 불가능하다. 반면, 도 2를 참조하여 설명한 실시예에서와 같이 상부 전극을 전기 도금 방법에 의하여 형성하면, 도금에 의하여 형성되는 막의 스텝 커버리지가 매우 우수하여 상부 전극을 웨이퍼상의 전면에 형성하는 것이 가능하다. 또한, 도금 두께를 증가시키면 각 노드 사이의 공간이 완전히 매워지고, 상부 전극의 평탄화가 가능하게 된다.
상기 설명한 실시예들에서는 하부 전극의 형상을 단면이 대략 직사각형의 형상을 갖는 것으로만 설명하였으나, 본 발명은 이에 한정되지 않는다. 종래의 방법에서와 같이 도전막을 증착한 후 이를 건식 식각하여 하부 전극을 형성하는 경우에는 얻어질 수 있는 하부 전극의 형상에 한계가 있었으나, 본 발명에 따라 전기 도금 방법에 의하여 하부 전극을 형성하는 경우에는 건식 식각 방법으로는 불가능하였던 다양한 형상의 하부 전극을 형성하는 것이 가능하다.
도 3a 내지 도 3c는 본 발명에 따른 방법에 의하여 형성 가능한 하부 전극의 형상을 예시한 단면도들이다.
본 발명의 방법에 따라 하부 전극을 전기 도금 방법에 의하여 형성하면, 도 3a에 도시한 바와 같이 반도체 기판(210)상에서 부도체 패턴(230a)을 전술한 도 1b의 경우보다 높게 형성함으로써 하부 전극의 높이를 쉽게 높일 수 있다. 또한, 원하는 바에 따라서 도금 시간을 조절함으로써 단면이 대략 T자형인 하부 전극(240)을 형성하는 것도 가능하다. 이와 같이, 본 발명의 방법에 따라서 전기 도금 방법에 의하여 하부 전극을 형성하면 하부 전극의 높이 및 폭에 있어서 제한을 받지 않고 간단한 방법으로 다양한 형상의 하부 전극을 형성할 수 있다.
또한, 본 발명의 방법에 따라서 하부 전극을 전기 도금 방법으로 형성하면, 도 3b에 도시한 바와 같이 하부 전극(340)의 측벽의 연장 방향이 반도체 기판(310)에 대하여 예각을 이루도록 형성되는 것이 가능하다. 이 경우에는 마스크층으로 사용되는 부도체 패턴(330a)을 그 측벽이 반도체 기판(310)에 대하여 둔각을 이루도록 형성한다. 따라서, 도시한 바와 같이 단면 형상이 대략 역사다리꼴인 하부 전극(340)을 형성하는 것이 가능하다.
또한, 본 발명의 방법에 따라서 하부 전극을 전기 도금 방법으로 형성하면, 도 3c에 도시한 바와 같이 단면 형상이 대략 항아리형인 하부 전극(440)을 형성하는 것도 가능하다. 단면 형상이 대략 항아리형인 상기 하부 전극(440)을 형성하기 위하여, 먼저 예를 들면 SiO2막으로 이루어지는 부도체막 위에 예를 들면 TiO2막으로 이루어지는 마스크 패턴(432)을 형성하고, HF를 이용한 습식 식각에 의하여 상기 마스크 패턴(432) 사이로 노출되는 상기 부도체막을 식각하면, HF에 대하여 불용성인 상기 마스크 패턴(432)은 그대로 남아 있고 상기 부도체막의 노출된 부분에서만 식각이 이루어져서 항아리 형상의 공간이 형성된 부도체 패턴(430a)이 얻어진다. 이와 같이 형성된 항아리 형상의 공간에 전기 도금 방법에 의하여 도금막을 형성하면 도시한 바와 같이 항아리형 하부 전극(440)이 얻어진다.
상기한 역사다리꼴 또는 항아리형 하부 전극은 종래의 방법 즉 도전막을 증착한 후 이를 건식 식각하여 하부 전극을 형성하는 방법으로는 도저히 얻어질 수 없는 것이다.
상기한 바와 같이, 본 발명에 의하면 반도체 기판상에서 노출되어 있는 도전층상에만 전기 도금 방법에 의하여 선택적으로 커패시터의 전극을 형성한다. 공업적으로 널리 이용되고 있는 전기 도금 방법을 이용하여 커패시터의 전극을 형성하므로, 그 공정 단가를 낮출 수 있다. 또한, 원하는 부분에 선택적으로 전극을 형성하는 것이 가능하고, 합금으로 이루어지는 전극을 용이하게 형성할 수 있다.
또한, 종래의 방법에서와 같이 도전막을 증착한 후 이를 건식 식각하여 하부 전극을 형성하는 방법에서는 형성이 불가능한 다양한 형상의 하부 전극을 그 높이 및 폭에 있어서 제한을 받지 않고 간단한 방법으로 형성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (41)
- (a) 반도체 기판의 활성 영역에 연결되어 있는 도전성 플러그 및 그 주위에 형성된 층간절연막 위에 도전층을 형성하는 단계와,(b) 상기 도전층 위에 상기 도전성 플러그 상부의 도전층을 노출시키는 부도체 패턴을 형성하는 단계와,(c) 상기 노출된 도전층 위에만 선택적으로 전기 도금에 의하여 백금족 금속막을 형성하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 도전층은 백금족 금속, 백금족 금속 산화물 및 도전성 페로브스카이트 물질로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제2항에 있어서, 상기 도전층은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3및 (La,Sr)CoO3로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 부도체 패턴은 BPSG, SOG, PSG, PE-SiH4, PE-TEOS, HDP-SiO2, HTO, SiOx, SiNx, SiONx, TiOx, AlOx및 AlNx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 하부 전극은 Pt, Ir, Ru, Rh, Os 및 Pd로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 하부 전극은 Pt로 이루어지고, 전기 도금시 도금액으로서 아질산 암모늄 백금, 염화 백금산 암모늄 및 염화백금산으로 이루어지는 군에서 선택되는 어느 하나의 용액을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서,상기 단계 (a) 전에 상기 도전성 플러그 및 층간절연막 위에 확산 방지막을 형성하는 단계를 더 포함하고,상기 단계 (a)에서 상기 도전층은 상기 확산 방지막 위에 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제7항에 있어서, 상기 확산 방지막은 금속 질화물 및 금속 실리사이드로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제8항에 있어서, 상기 확산 방지막은 TiN, TaN, WN, TiSiN, TiAlN, TiBN, ZrSiN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, WSix, TiSix, CoSix, MoSix및 TaSix로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계 (c)에서 상기 하부 전극은 그 단면의 형상이 직사각형으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계 (c)에서 상기 하부 전극은 그 단면의 형상이 T자형으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계 (b)에서 상기 부도체 패턴은 그 측벽이 상기 반도체 기판에 대하여 둔각을 이루도록 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제12항에 있어서, 상기 단계 (c)에서 상기 하부 전극은 그 단면의 형상이 역사다리꼴로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 하부 전극은 그 단면의 형상이 항아리형으로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항에 있어서, 상기 단계 (c) 후에(d) 상기 부도체 패턴 및 그 하부의 도전층을 제거하여 상기 층간 절연막의 상면을 일부 노출시키는 단계와,(e) 상기 하부 전극 위에 유전막을 형성하는 단계와,(f) 상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제15항에 있어서, 단계(e)에서 상기 유전막은 Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제15항에 있어서, 상기 단계 (f)에서 상기 상부 전극은 CVD 방법 또는 스퍼터링 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제17항에 있어서, 상기 상부 전극은 백금족 금속, 백금족 금속 산화물 및 도전성 페로브스카이트 물질로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제18항에 있어서, 상기 상부 전극은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3및 (La,Sr)CoO3로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제15항에 있어서, 상기 단계 (f)에서 상기 상부 전극을 형성하는 단계는(f-1) 상기 유전막 위에 도전 물질로 이루어지는 시드층(seed layer)을 형성하는 단계와,(f-2) 상기 시드층 위에 전기 도금에 의하여 백금족 금속막을 형성하여 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제20항에 있어서, 상기 단계 (f-1)에서 상기 시드층은 CVD 방법 또는 스퍼터링 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제20항에 있어서, 상기 단계 (f-1)에서 상기 시드층은 백금족 금속 및 백금족 금속 산화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제22항에 있어서, 상기 시드층은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제20항에 있어서, 상기 단계 (f-2)에서 상기 상부 전극은 Pt, Ir, Ru, Rh, Os 및 Pd로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제20항에 있어서, 상기 단계 (f-2)에서 상기 상부 전극은 Pt로 이루어지고, 전기 도금시 도금액으로서 아질산 암모늄 백금, 염화 백금산 암모늄 및 염화백금산으로 이루어지는 군에서 선택되는 어느 하나의 용액을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제7항에 있어서, 상기 단계 (c) 후에(d) 상기 부도체 패턴과, 그 하부의 도전층 및 확산 방지막을 제거하여 확산 방지막 패턴 및 도전막 패턴을 형성하는 동시에 상기 층간 절연막의 상면을 일부 노출시키는 단계와,(e) 상기 노출된 층간절연막상에 상기 확산 방지막 패턴의 측벽을 덮는 스페이서를 형성하는 단계와,(f) 상기 하부 전극 위에 유전막을 형성하는 단계와,(g) 상기 유전막 위에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제26항에 있어서, 상기 단계 (e)에서 상기 스페이서는 SOG, HDP-SiO2, PE-SiH4, PE-TEOS, SiNx, SiONx, BPSG 및 PSG로 이루어지는 군에서 선택되는 어느 하나로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제26항에 있어서, 단계(f)에서 상기 유전막은 Ta2O5, SrTiO3(STO), (Ba,Sr)TiO3(BST), PbZrTiO3(PZT), SrBi2Ta2O9(SBT), (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제26항에 있어서, 상기 단계 (g)에서 상기 상부 전극은 CVD 방법 또는 스퍼터링 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제29항에 있어서, 상기 단계 (g)에서 상기 상부 전극은 백금족 금속, 백금족 금속 산화물 및 도전성 페로브스카이트 물질로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제30항에 있어서, 상기 상부 전극은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx, CaRuO3, SrRuO3, BaRuO3, BaSrRuO3, CaIrO3, SrIrO3, BaIrO3및 (La,Sr)CoO3로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제26항에 있어서, 상기 단계 (g)에서 상기 상부 전극을 형성하는 단계는(g-1) 상기 유전막 위에 도전 물질로 이루어지는 시드층을 형성하는 단계와,(g-2) 상기 시드층 위에 전기 도금에 의하여 백금족 금속막을 형성하여 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제32항에 있어서, 상기 단계 (g-1)에서 상기 시드층은 CVD 방법 또는 스퍼터링 방법에 의하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제32항에 있어서, 상기 단계 (g-1)에서 상기 시드층은 백금족 금속 및 백금족 금속 산화물로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제34항에 있어서, 상기 시드층은 Pt, Rh, Ru, Ir, Os, Pd, PtOx, RhOx, RuOx, IrOx, OsOx, PdOx로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제32항에 있어서, 상기 단계 (g-2)에서 상기 상부 전극은 Pt, Ir, Ru, Rh, Os 및 Pd로 이루어지는 군에서 선택되는 어느 하나 또는 그 이상의 조합물로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제32항에 있어서, 상기 단계 (g-2)에서 상기 상부 전극은 Pt로 이루어지고, 전기 도금시 도금액으로서 아질산 암모늄 백금, 염화 백금산 암모늄 및 염화백금산으로 이루어지는 군에서 선택되는 어느 하나의 용액을 사용하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조 방법.
- 제1항의 방법에 의하여 형성된 반도체 메모리 장치의 커패시터에 있어서,상기 하부 전극은 그 단면의 형상이 직사각형인 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
- 제1항의 방법에 의하여 형성된 반도체 메모리 장치의 커패시터에 있어서,상기 하부 전극은 그 단면의 형상이 T자형인 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
- 제1항의 방법에 의하여 형성된 반도체 메모리 장치의 커패시터에 있어서,상기 하부 전극은 그 단면의 형상이 역사다리꼴인 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
- 제1항의 방법에 의하여 형성된 반도체 메모리 장치의 커패시터에 있어서,상기 하부 전극은 그 단면의 형상이 항아리형인 것을 특징으로 하는 반도체 메모리 장치의 커패시터.
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