KR19990080821A - 반도체장치의 커패시터 및 그 형성방법 - Google Patents

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KR19990080821A
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Abstract

반도체 장치의 커패시터 및 그 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 하부 전극을 형성하고, 강유전체 물질로 하부 전극을 덮는 유전막을 형성한다. 유전막 상에 백금족 원소를 함유하는 제1도전물을 물리적 기상 증착법으로 증착하여 제1상부 전극을 형성한다. 제1상부 전극 상에 백금족 원소를 함유하지 않는 제2도전물을 화학적 기상 증착 방법 등으로 증착하여 제2상부 전극을 형성한다. 제1상부 전극은 제2상부 전극에 비해 얇은 두께, 예컨대 제2상부 전극 두께의 5% 내지 40%의 두께로 형성된다.

Description

반도체 장치의 커패시터 및 그 형성 방법
본 발명은 반도체 장치에 관한 것으로, 특히 커패시터(capacitor) 및 그 형성 방법에 관한 것이다.
FRAM(Ferro-electric Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 등과 같은 반도체 장치에 PZT(PbZrTiO3) 또는 BST((Ba,Sr)TiO3) 등과 같은 강유전체 물질 또는 고유전체 물질을 유전막으로 응용하는 방안이 제시되고 있다.
강유전체 물질을 유전막으로 이용할 때 전극 물질로 백금족 또는 백금족 금속 산화물을 이용하는 것이 데이비드의 논문(David E. Kotecki, "A review of high dielectric material for DRAM capacitor", Integrated Ferroelectrics, 1997, Vol.16, pp1-19)에서 제안되고 있다. 상기 데이비드의 논문에 따르면 백금족 또는 백금족 산화물은 일함수(work function)가 커 상기 유전막과의 계면에 쇼트키 장벽(shottky barrier)이 형성되므로 커패시터의 누설 전류를 억제할 수 있다.
그러나, 상기 백금족 또는 백금족 산화물로 전극, 특히 상부 전극인 플레이트 전극(plate node)을 형성할 때 하부 전극, 즉, 스토리지 전극(storage node)의 단차에 따른 상기 플레이트 전극의 단차 피복성(step coverage)이 열악한 문제가 발생한다. 즉, 플래티늄(platinum;pt) 등과 같은 백금족 금속은 통상적으로 스퍼터링(sputtering)에 의해서 이들의 박막이 형성된다. 이때, 단차 피복성은 대략 30% 이하로 열악하다.
DRAM 세대에 따른 단위 셀(cell) 면적 및 BST를 이용하는 경우에 요구되는 스토리지 전극의 특성
DRAM 세대 디자인 룰(design rule;㎛) 셀 면적(cell area) 커패시턴스*(fF/cell) 스토리지 전극 높이(㎛) 종횡비**
256메가 비트(Mbit) 0.25 0.75 25-30 평탄함 -
1기가 비트(Gbit) 0.18 0.25 25 >0.26㎛ >1.4
4기가 비트 0.15 0.11 25 >0.59㎛ >5.4
*BST의 단위 면적 당 유전 용량이 100fF/㎛2로 가정
**스토리지 전극 높이/디자인 룰
한편, 상기한 데이비드의 논문에 따르면 반도체 장치가 고집적화됨에 따라 커패시턴스를 확보하기 위해서 표 1에 기술한 바와 같은 스토리지 전극의 높이가 요구된다. 상기한 표 1에 따르면 1기가 비트 이상의 DRAM용 커패시터를 구현하기 위해서는 스토리지 전극의 높이가 0.26㎛ 이상, 종횡비가 1.4 이상 되는 스토리지 전극을 이용하여야 한다. 그리고, 상기 스토리지 전극을 덮는 유전막, 즉, BST의 두께 200Å 내지 500Å을 고려하면 스토리지 전극 및 유전막 전체의 종횡비는 더 커진다.
따라서, 도 1에 도시된 바와 같이 보이드(void)가 형성되거나 유전막의 일부가 노출되는 불량이 발생할 수 있다. 이와 같은 불량의 발생은 상기한 스퍼터링에 의한 플레이트 전극 증착에만 한정되지 않고 열적 진공 증착법(thermal evaporation) 또는 레이저 빔 증착법(laser beam evaporation) 등과 같은 물리적 기상 증착법(physical vapour deposition)에서도 일어날 수 있다.
이러한 물리적 기상 증착법에 의한 백금족 또는 백금족 금속 산화물 전극을 형성하는 경우에서 발생하는 단차 피복성 불량을 개선하기 위해서 화학적 기상 증착법(chemical vapour deposition)을 이용하여 백금족 또는 백금족 금속 산화물 전극을 형성하는 시도가 제안되고 있다. 그러나, 상기 화학적 기상 증착법으로는 상기 강유전체 물질, 예컨대 BST 등에 대한 충분한 전기적 또는 물리적 특성을 가지는 박막을 구현하기가 어렵다. 예컨대, 플래티늄 박막을 형성한 후 수반되는 열처리 공정 중에서 플래티늄 박막의 변형이 발생하여 하부의 유전막, 즉, BST막이 노출되는 등의 단차 피복 불량이 발생할 수 있다. 더욱이 상기 화학적 기상 증착법에 이용되는 플래티늄 헥사플루오로아세틸아세토네이트(Pt-hexafluoroacetylacetonate;이하 "Pr-HFA"라 한다) 또는 루테늄 트리메틸헵탄디오네이트(ruthenium-trimetylhaptanedionate;이하 "Ru-TMHD"라 한다) 등과 같은 소오스(source)의 가격은 높고 증착 효율이 낮아 높은 경비가 소모된다.
상기한 백금족 또는 백금족 금속 산화물 박막의 단차 피복성 불량을 개선하기 위해서 상부 전극, 즉, 플레이트 전극을 비백금족 금속 질화물 등으로 형성하는 방안이 제시되고 있다. 예컨대, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 등과 같은 비백금족 금속 질화물을 상부 전극으로 형성하는 방안이 제시되고 있다. 그러나, 상기 비백금족 금속 질화물로 상부 전극을 형성하는 경우에는 누설 전류 특성이 열악한 문제가 발생한다(Pierre-Yves Lesaicherre, "G bit scale DRAM stacked capacitor with ECR MOCVD SrTiO3over RIE patterned RuO2/TiN storage node", Integrated Ferroelectrics, 1995, vol.11, pp.81-100).
도 2는 TiN/BST/Pt 박막 구조의 누설 전류 특성을 측정하여 개략적으로 도시한 그래프이다.
구체적으로, BST막은 스퍼터링 방법으로 대략 400Å 정도의 두께로 형성된다. 인가되는 전압의 극성은 상부 전극인 TiN막에 걸리는 전압을 기준으로 한 것이다. 즉, (-)V은 상부전극에 (-)전압이 인가되는 것을 의미한다. 상기 도 2에서 (-)전압이 인가될 때의 누설 전류가 (+)전압이 인가될 때의 누설 전류에 비해서 1000배 이상 크다. 이러한 누설 전류의 특성으로 미루어 상기 TiN/BST/Pt 구조는 커패시터에 적절하지 못함을 알 수 있다. 이와 같은 사실은 TiN의 일함수가 2.92eV에 불과해 Pt의 5.4eV에 미치지 못함에서 기인한다. 즉, (-)전압이 인가되는 경우에는 상부 전극, 즉, TiN막과 BST막 사이의 계면에서의 쇼트키 장벽 계면 특성에 의해서 누설 전류의 크기가 결정되고, (+)전압이 인가되는 경우에는 하부 전극, 즉, Pt막과 BST막 사이의 계면에서의 쇼트키 장벽 계면 특성에 의해서 누설 전류의 크기가 결정된다. 따라서, TiN막과 BST막 사이에는 Pt막과 BST막 사이에서 보다 쇼트키 장벽이 잘 형성되지 않는다. 이에 따라 (-)전압이 인가된 경우의 누설 전류의 크기가 커지게 된다.
본 발명이 이루고자 하는 기술적 과제는 누설 전류를 억제하며 상부 전극을 형성할 때 보이드 및 불균일한 증착 현상 등과 같은 피복 불량의 발생을 방지하여 유전막 및 하부 전극의 종횡비에 따른 단차를 극복하는 단차 피복성을 구현할 수 있는 강유전체 물질의 유전막을 사용하는 반도체 장치의 커패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 누설 전류를 억제하며 상부 전극을 형성할 때 보이드 및 불균일한 증착 현상 등과 같은 피복 불량의 발생을 방지하여 유전막 및 하부 전극의 종횡비에 따른 단차를 극복하는 단차 피복성을 구현할 수 있는 강유전체 물질의 유전막을 사용하는 반도체 장치의 커패시터 형성 방법을 제공하는 데 있다.
도 1은 종래의 커패시터 형성 방법의 문제점을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2는 TiN/BST/Pt 박막 구조의 누설 전류 특성을 측정하여 개략적으로 도시한 그래프이다.
도 3은 본 발명의 제1실시예에 의한 커패시터를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 4 내지 도 10은 본 발명의 제2실시예에 의한 커패시터 형성 방법을 설명하기 위해서 도시한 단면도들이다.
도 11은 본 발명의 제3실시예에 의한 커패시터 형성 방법을 설명하기 위해서 도시한 단면도이다.
도 12는 본 발명의 제4실시예에 의한 커패시터 형성 방법을 설명하기 위해서 도시한 단면도이다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 일 관점은, 반도체 기판 상에 형성된 하부 전극과, 상기 하부 전극을 덮는 유전막과, 상기 유전막 상에 백금족 원소를 함유하는 제1도전물로 형성된 제1상부 전극 및 상기 제1상부 전극 상에 백금족 원소를 함유하지 않는 제2도전물로 형성된 제2상부 전극을 포함하는 반도체 장치의 커패시터를 제공한다.
상기 하부 전극은 백금족 금속 또는 백금족 산화물 등으로 형성된다. 상기 유전막은 Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12등으로 형성된다. 상기 제1도전물은 백금족 금속 또는 백금족 금속 산화물 등이다. 상기 백금족 금속은 플래티늄, 팔라디움, 오스뮴, 루테늄 또는 이리듐 등이고, 상기 백금족 금속 산화물은 산화 루테늄, 산화 이리듐 또는 산화 오스뮴 등이다. 상기 제2도전물은 비백금족 금속, 비백금족 금속 질화물 또는 비백금족 금속 실리사이드 등이다. 상기 비백금족 금속은 구리, 알루미늄, 금, 은, 티타늄, 탄탈륨 또는 텅스텐 등과 같은 내열성 금속이고, 상기 비백금족 금속 질화물은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 티타늄 알루미늄 질화물 또는 탄탈륨 알루미늄 질화물 등이다.
상기 제1상부 전극은 스퍼터링법, 진공 증착법 또는 레이저 빔 증착법 등의 물리적 기상 증착법으로 형성된다. 상기 제2상부 전극은 전기 도금법, 화학 기상 증착법 또는 졸-겔법 등으로 형성된다. 상기 제1상부 전극은 상기 제2상부 전극에 비해 얇은 두께, 예컨대, 상기 제2상부 전극 두께의 5% 내지 40%의 두께를 가진다.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명의 일 관점은, 반도체 기판 상에 하부 전극을 형성한다. 상기 하부 전극은 백금족 금속 또는 백금족 산화물 등으로 형성된다. 상기 하부 전극을 덮는 유전막을 형성한다. 상기 유전막은 Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12등으로 형성된다.
상기 유전막 상에 백금족 원소를 함유하는 제1도전물로 제1상부 전극을 형성한다. 상기 제1도전물은 백금족 금속 또는 백금족 금속 산화물 등이다. 상기 백금족 금속은 플래티늄, 팔라디움, 오스뮴, 루테늄 또는 이리듐 등이고, 상기 백금족 금속 산화물은 산화 루테늄, 산화 이리듐 또는 산화 오스뮴 등이다. 상기 제1상부 전극은 스퍼터링법, 진공 증착법 또는 레이저 빔 증착법 등과 같은 물리적 기상 증착법으로 형성된다.
상기 제1상부 전극 상에 백금족 원소를 함유하지 않는 제2도전물로 제2상부 전극을 형성한다. 상기 제2도전물은 비백금족 금속, 비백금족 금속 질화물 또는 비백금족 금속 실리사이드 등이다. 상기 비백금족 금속은 구리, 알루미늄, 금, 은, 티타늄, 탄탈륨 또는 텅스텐 등과 같은 내열성 금속이고, 상기 금속 질화물은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 티타늄 알루미늄 질화물 또는 탄탈륨 알루미늄 질화물 등이다. 상기 제2상부 전극은 화학 기상 증착법, 전기 도금법 또는 졸-겔법 등으로 형성된다.
상기 제1상부 전극은 상기 제2상부 전극에 비해 얇은 두께, 예컨대 상기 제2상부 전극 두께의 5% 내지 40%의 두께로 형성된다.
상기 제1상부 전극을 형성하는 단계 이후에 상기 제1상부 전극이 형성된 결과물을 어닐링하는 단계를 더 수행한다. 또는 상기 제2상부 전극을 형성하는 단계 이후에 상기 제2상부 전극을 덮는 절연막을 형성한 후, 상기 절연막이 형성된 결과물을 어닐링하는 단계를 더 수행한다. 상기 어닐링하는 단계는 대략 400℃ 내지 800℃의 온도로 열처리하여 수행된다. 상기 열처리는 질소 분위기 또는 산소가 포함된 질소 분위기에서 수행된다.
상기 제2상부 전극을 형성하는 단계 이후에 상기 제2상부 전극을 평탄화하는 단계를 더 수행한다. 상기 평탄화는 화학 기계적 연마 방법 또는 에치 백 방법으로 수행된다.
본 발명에 따르면, 누설 전류를 억제하며 상부 전극을 형성할 때 보이드 및 불균일한 증착 현상 등과 같은 피복 불량의 발생을 방지하여 유전막 및 하부 전극의 종횡비에 따른 단차를 극복하는 단차 피복성을 구현할 수 있는 강유전체 물질의 유전막을 사용하는 반도체 장치의 커패시터 및 그 형성 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 3은 본 발명의 제1실시예에 따른 커패시터의 단면을 개략적으로 나타낸다.
구체적으로, 본 발명의 제1실시예에 따른 커패시터는 스토리지 전극인 하부 전극(400)과, 제1상부 전극(610) 및 제2상부 전극(650)으로 이루어지는 플레이트 전극인 상부 전극으로 이루어지며, 상기 제1상부 전극(610)과 하부 전극(400)의 계면에는 유전막(500)이 형성된다.
상기 유전막(500)은 강유전체 물질 또는 고유전체 물질로 이루어진다. 예컨대, Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12등과 같은 고유전체 물질 또는 강유전체 물질로 이루어진다. 상기 유전막(500)은 요구되는 커패시턴스에 따라 일정한 두께로 형성된다. 예컨대, BST를 이용하여 유전막(500)을 형성하는 경우에는 대략 100Å 내지 500Å 정도의 두께로 BST막을 형성하여 유전막(500)으로 이용한다. 이때, 스퍼터링법 또는 화학적 기상 증착법 등을 이용하여 상기 BST막을 형성한다.
상기 하부 전극(400)은 상기한 고유전체 물질 또는 강유전체 물질로 형성된 유전막(500)에 적당한 백금족 또는 백금족 금속 산화물로 형성된다. 예컨대, 상기 하부 전극(400)은 플래티늄(Pt), 팔라디움(Pd), 오스뮴(Os), 루테늄(Ru) 또는 이리듐(Ir) 등과 같은 백금족 금속으로 형성되거나, 산화 루테늄(RuO2), 산화 이리듐(IrO2) 또는 산화 오스뮴(OsO2) 등과 같은 백금족 금속 산화물로 이루어진다.
상기 제1상부 전극(610)은 백금족 원소를 포함하는 제1도전물로 이루어진다. 예컨대, 플래티늄, 팔라디움, 오스뮴, 루테늄 또는 이리듐 등과 같은 백금족 금속으로 형성되거나, 산화 루테늄, 산화 이리듐 또는 산화 오스뮴 등과 같은 백금족 금속 산화물 등으로 이루어진다. 제1상부 전극(610)은 물리적 기상 증착(Physical Vapour Deposition)법으로 형성된다. 예컨대, 스퍼터링법, 열적 진공 증착(thermal evaporation)법 또는 레이저 빔 증착(laser beam evaporation)법 등으로 형성된다.
일반적으로 백금족 또는 백금족 금속 산화물을 물리적 기상 증착법으로 증착할 때 형성되는 박막의 두께가 두꺼워짐에 따라 보이드 또는 피복 불량 등이 발생할 수 있다. 즉, 어느 정도 상기 박막의 두께가 두꺼워지면 하부의 하부 전극(400) 또는 유전막(500)의 단차를 덮는 정도인 단차 피복성이 열악해진다. 그러나, 상기 박막의 두께가 일정한 두께 이하로 얇으면 상기한 보이드 또는 피복 불량 등의 발생이 억제된다. 즉, 물리적 기상 증착법에 의해서 형성되는 박막이 일정한 두께 범위 내에서는 높은 단차 피복성을 나타낸다.
이와 같은 박막 증착 특성을 이용하여, 보이드 또는 피복 불량 등이 발생되지 않는 두께 범위 내로 박막을 형성하여 제1상부 전극(610)을 형성한다. 한편, 물리적 기상 증착법에 따라 형성되는 백금족 금속 또는 백금족 금속 산화물의 박막은 우수한 전기적 특성을 가진다. 따라서, 상기한 바와 같이 얇은 두께의 박막을 형성함으로써, 단차 피복성의 열악화함을 방지하며 우수한 전기적 특성을 가지는 제1상부 전극(610)을 구현할 수 있다.
상기한 바와 같이 형성되는 제1상부 전극(610)의 두께는, 하부의 유전막(500) 또는 하부 전극(400)의 단차에 따라 달라지거나 상기 하부 전극(400) 간의 폭에 따라 달라질 수 있으나 대략 제2상부 전극(650) 보다 얇은 두께로 형성된다. 예컨대, 제2상부 전극(650)의 두께에 대해 대략 5% 내지 40%정도의 두께로 형성된다. 바람직하게는 제2상부 전극(650) 두께의 대략 20%정도의 두께로 형성된다. 즉, 제2상부 전극(650)을 대략 1000Å 내지 5000Å 정도의 두께로 형성한다면, 제1상부 전극(610)의 두께는 대략 50Å 내지 2000Å 정도의 두께로 형성된다. 바람직하게는 대략 200Å 이하의 두께로 형성된다. 이와 같이 얇은 두께로 형성되는 제1상부 전극(610)은 상기한 바와 같이 보이드 또는 피복 불량 등의 불량이 억제되어 우수한 단차 피복성을 구현할 수 있다.
제2상부 전극(650)은 제1상부 전극(610)과의 전체 두께가 요구되는 커패시터의 상부 전극 두께에 적절한 두께로 제1상부 전극(610)을 덮도록 형성된다. 즉, 상기한 바와 같이 제1상부 전극(610)은 보이드 또는 피복 불량이 발생되지 않을 정도의 얇은 두께로 형성되었으므로 요구되는 커패시터 상부 전극 두께를 충족하지 못한다. 따라서, 상기 제2상부 전극(650)을 상기 제1상부 전극(610) 상에 일정 두께로 형성함으로써 요구되는 상부 전극 두께를 충족시킨다. 예컨대, 대략 1000Å 내지 5000Å 정도의 두께로 형성한다. 이때, 상기 제1상부 전극(610)의 단차를 극복하기 위해서, 우수한 단차 피복성을 얻을 수 있는 방법으로 상기 제2상부 전극(650)은 형성된다. 즉, 백금족 원소를 포함하지 않는 제2도전물로 화학적 기상 증착법 등을 이용하여 제2상부 전극(650)을 형성한다. 상기 제2상부 전극(650)은 상기 화학적 기상 증착법 이외에도 전기 도금(electro plating)법 또는 졸-겔(sol-gel)법 등을 이용하여 제1상부 전극(610)들 간의 골을 채우며 형성될 수 있다.
상기 제2도전물로는 비백금족 금속, 비백금족 금속 질화물 또는 비백금족 금속 실리사이드를 이용한다. 예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 티타늄(Ti), 탄탈륨(Ta) 또는 텅스텐(W) 등과 같은 내열성 특성을 가지는 비백금족 금속이나, 티타늄 실리사이드(TiSi) 등과 같은 비백금족 금속 실리사이드 또는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 알루미늄 질화물(TiAlN) 또는 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 비백금족 금속 질화물 등을 이용한다.
더욱이, 상기한 제2도전물을 화학적 기상 증착법으로 증착하여 박막을 형성할 때, 사염화 티타늄(TiCl4) 등과 같은 소오스 물질을 사용한다. 이와 같은 소오스 물질은 귀금속이 아니므로 백금족 금속 등에 비해 낮은 경비가 요구된다. 따라서, 경비 절감을 구현할 수 있다.
도 4 내지 도 는 본 발명의 제2실시예에 따른 커패시터 형성 방법을 설명하기 위해서 도시한 단면도들이다.
도 4는 반도체 기판(100) 상에 제1절연막 패턴(200)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 반도체 기판(100)에 소자 분리막(150)을 형성한 후 비트 라인(bit line;250) 또는 게이트(210, 230) 등을 형성한다. 이후에, 상기 비트 라인(250) 또는 게이트(210, 230) 등을 절연시키는 제1절연막을 형성한다. 상기 제1절연막을 패터닝하여 반도체 기판(100) 상을 노출시키는 콘택홀(contact hole;270)을 가지는 제1절연막 패턴(200)을 형성한다.
도 5는 콘택홀(270)을 채우는 플러그(plug;310)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1절연막 패턴(200)을 덮는 제1도전층, 예컨대, 불순물이 함유된 다결정질 실리콘층(doped polycrystal silicon layer), 금속층 또는 금속 실리사이드층을 형성한다. 이때, 상기 제1도전층은 상기 콘택홀(270)을 채울 수 있는 두께로 형성된다. 다음에 상기 제1도전층을 에치 백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing) 방법 등으로 제1절연막 패턴(200)을 표면이 노출될 때까지 평탄화하여 콘택홀(270)을 채우는 플러그(310)를 형성한다.
도 6은 플러그(310) 상에 하부 전극(400)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 플러그(310)가 형성된 결과물 상에 제2도전층, 예컨대 티타늄 질화물층, 텅스텐 질화물층, 티타늄 실리콘 질화물층 또는 탄탈륨 실리콘 질화물층 등과 같은 금속 질화물층 또는 텅스텐 실리사이드(WSi)층 등과 같은 금속 실리사이드층 등을 형성한다. 상기 제2도전층은 스퍼터링법 등으로 형성된다.
상기 제2도전층 상에 제3도전층을 형성한다. 상기 제3도전층은 이후에 형성되는 유전막(500)을 고려하여 백금족 금속 또는 백금족 금속 산화물로 형성된다. 예컨대, 아르곤(Ar) 분위기의 대략 1mtorr 내지 10mtorr의 압력 조건, 대략 0.1W/㎠ 내지 10w/㎠ 정도의 파워 밀도(power density) 및 대략 상온 내지 500℃ 정도의 반도체 기판 온도 조건에서 플래티늄을 스퍼터링하여 플래티늄층을 형성한다.
다음에, 상기 제3도전층 및 제2도전층을 패터닝하여 하부 전극(400) 및 장벽층(barrier layer;350)을 형성한다. 이때, 상기 패터닝은 포토레지스트 패턴 또는 산화물 패턴을 상기 제3도전층 상에 형성하여 식각 마스크(etch mask)로 사용하여 수행된다. 예컨대, 상기 식각 마스크에 의해 노출되는 제3도전층의 일부를 아르곤, 염소 가스(Cl2) 또는 산소 가스(O2)의 혼합 가스를 반응 가스로 이용하여 식각하여 상기 패터닝을 수행한다. 이때, 상기 식각은 마그네트론 유도 반응성 이온 식각(magnetron enhanced reactive ion etching) 방법으로 수행될 수 있다. 이와 같이 제3도전층을 선택적으로 식각하여 하부 전극(400)을 형성한다. 이어서, 상기 제2도전층을 순차적으로 식각하여 장벽층(350)을 형성한다. 상기 장벽층(350)은 상기 하부 전극(400)과 상기 플러그(310)의 계면에서 상호간의 물질 이동 등을 억제시킨다.
도 7은 하부 전극(400)을 덮는 유전막(500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 화학적 기상 증착법 또는 스퍼터링법 등의 물리적 기상 증착법을 이용하여 상기 하부 전극(400) 상에 유전막(500)을 형성한다. 상기 유전막(500)은 고유전체 물질 또는 강유전체 물질 등으로 이루어진다. 예컨대, Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3또는 Bi4Ti3O12등과 같은 고유전체 물질 또는 강유전체 물질로 이루어진다. 상기 유전막(500)은 요구되는 커패시턴스에 따라 일정한 두께로 형성된다. 예컨대, BST를 이용하여 유전막(500)을 형성하는 경우에는 대략 100Å 내지 500Å 정도의 두께로 BST막을 형성하여 유전막(500)으로 이용한다.
이때, 스퍼터링법을 이용하는 방법을 예로 들면 다음과 같다. Ba:Ti:Sr이 0.5:0.5:1의 조성비로 이루어진 소결체 타겟(target)을 이용하고, 1mtorr 내지 10mtorr의 압력 조건, 아르곤 가스 및 산소 가스의 혼합 가스를 스퍼터링 가스로 사용하여 스퍼터링 공정을 수행하여 BST 박막을 형성한다. 이때, 반도체 기판은 대략 상온 내지 600℃ 정도의 온도로 유지된다.
한편, 화학적 기상 증착법을 사용하여 BST 박막을 형성할 수 있다. 예컨대, Ba(TMHD)2, Sr(TMHD)2및 Ti(TMHD)2를 기본으로 하는 유기 소오스와 산소 가스 및 일산화 이질소 가스(N2O) 등과 같은 산화 가스를 사용하여, 대략 400℃ 내지 600℃ 정도의 반도체 기판 온도 조건 및 1torr 내지 10torr 정도의 압력 조건으로 BST 박막을 형성할 수 있다. 상기 하부 전극(400)의 종횡비(aspect ratio)가 1 이상으로 클 경우에는 단차 피복성이 우수하여야 하므로 상기 화학적 기상 증착법에 의한 BST 박막 형성이 바람직하다.
도 8은 유전막(500) 상에 제1상부 전극(610)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 유전막(500) 상에 백금족 원소를 포함하는 제1도전물로 제1상부 전극(610)을 형성한다. 상기 제1도전물로는 플래티늄, 팔라디움, 오스뮴, 루테늄 또는 이리듐 등과 같은 백금족 금속이나, 산화 루테늄, 산화 이리듐 또는 산화 오스뮴 등과 같은 백금족 금속 산화물 등을 이용한다. 이와 같은 제1도전물을 이용하여 스퍼터링법 등과 같은 물리적 기상 증착법을 이용하여 제1상부 전극(610)을 형성한다. 즉, 스퍼터링법 이외에도 열적 진공 증착법 또는 레이저 빔 증착법 등을 이용하여 제1상부 전극(610)을 형성할 수 있다.
스퍼터링법을 이용하여 제1상부 전극(610)을 형성하는 경우를 예를 들면 다음과 같다. 예컨대, 아르곤 가스 분위기에서 대략 1mtorr 내지 10mtorr의 압력 조건, 0.1W/㎠ 내지 10W/㎠의 파워 밀도 조건 및 대략 상온 내지 500Å 정도의 반도체 기 판 온도 조건에서 플래티늄, 팔라디움, 오스뮴, 루테늄 또는 이리듐 등과 같은 백금족 금속을 스퍼터링하여 박막을 형성하여 제1상부 전극(610)으로 이용한다. 또는 대략 상온 내지 200℃ 정도의 온도 조건, 아르곤 가스 및 산소 가스를 대략 12:8 sccm(standard cubic centimeter per minute) 정도의 비로 공급하며, 0.3 내지 1.0kW의 파워 조건에서 IrO2또는 RuO2를 증착하여 제1상부 전극(610)으로 이용한다. 이때, 상기 스퍼터링법에 의해서 형성되는 박막은 커패시터에 우수한 전기적 특성을 부여할 수 있다.
일반적으로 백금족 또는 백금족 금속 산화물을 스퍼터링법 등으로 증착할 때 형성되는 박막은 그 두께가 두꺼워짐에 따라 보이드 또는 피복 불량 등이 발생할 수 있다. 즉, 어느 정도 박막의 두께가 두꺼워지면 하부의 하부 전극(400) 또는 유전막(500)의 단차를 덮는 정도인 단차 피복성이 열악해진다. 그러나, 상기 박막의 두께가 일정한 두께 이하로 얇은 경우에는 상기한 보이드 또는 피복 불량 등의 발생이 억제된다. 즉, 물리적 기상 증착법에 의해서 형성되는 박막은 일정한 두께 범위 내에서는 높은 단차 피복성을 나타낸다.
이와 같은 박막 증착 특성을 이용하여, 보이드 또는 피복 불량 등이 발생되지 않는 두께 범위 내로 박막을 형성하여 제1상부 전극(610)을 형성한다. 한편, 물리적 기상 증착법에 따라 형성되는 백금족 금속 또는 백금족 금속 산화물의 박막은 우수한 전기적 특성을 가진다. 즉, 백금족 금속 또는 백금족 금속 산화물의 박막의 일함수는 플래티늄 박막인 경우는 대략 5.4eV로 높은 값을 가져 유전막(500)과 상기 제1상부 전극(610)간의 계면에 쇼트키 장벽이 형성되므로, 형성되는 커패시터에 누설 전류를 억제하는 등의 우수한 전기적 특성을 부여할 수 있다. 상기한 바와 같이 얇은 두께의 박막을 형성함으로써, 단차 피복성의 열악화함을 방지하며 우수한 전기적 특성을 가지는 제1상부 전극(610)을 구현할 수 있다.
상기한 바와 같이 형성되는 제1상부 전극(610)의 두께는, 하부의 유전막(500) 또는 하부 전극(400)의 단차에 따라 달라지거나 상기 하부 전극(400) 간의 폭에 따라 달라질 수 있으나, 이후에 형성될 제2상부 전극(도 3의 650) 보다 얇은 두께로 형성된다. 예컨대, 제2상부 전극(650)의 두께에 대해 대략 5% 내지 40%정도의 두께로 형성된다. 바람직하게는 제2상부 전극(650) 두께의 대략 20%정도의 두께로 형성된다. 즉, 제2상부 전극(650)을 대략 1000Å 내지 5000Å 정도의 두께로 형성한다면, 제1상부 전극(610)의 두께는 대략 50Å 내지 2000Å 정도의 두께로 형성된다. 바람직하게는 대략 200Å 이하의 두께로 형성된다. 이와 같이 얇은 두께로 형성되는 제1상부 전극(610)은 상기한 바와 같이 보이드 또는 피복 불량 등의 불량이 억제되어 우수한 단차 피복성을 구현할 수 있다.
도 9는 제1상부 전극(610)이 형성된 결과물을 어닐링(annealing)하는 단계를 개략적으로 나타낸다.
구체적으로, 상기한 바와 같이 백금족 원소를 포함하는 제1도전물로 제1상부 전극(610)을 형성한 후 어닐링을 수행한다. 이러한 어닐링 공정은 제1상부 전극(610)과 유전막(500)의 계면 특성을 개선하기 위하여 수행된다. 예컨대, 질소 가스(N2) 또는 질소 가스에 대략 1% 내지 10% 정도의 산소 가스가 함유된 혼합 가스를 분위기로 하여 대략 400℃ 내지 800℃ 정도의 온도에서 대략 1분 내지 60분 정도 열처리하는 방법으로 상기 어닐링 공정을 수행한다.
도 10은 제1상부 전극(610) 상에 제2상부 전극(650)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 제1상부 전극(610)과의 전체 두께가 요구되는 커패시터의 상부 전극 두께에 적절한 두께로 제1상부 전극(610)을 덮는 제2상부 전극(650)을 형성된다. 즉, 상기한 바와 같이 제1상부 전극(610)은 보이드 또는 피복 불량이 발생되지 않을 정도의 얇은 두께로 형성되었으므로 요구되는 커패시터 상부 전극 두께를 충족하지 못한다. 따라서, 상기 제2상부 전극(650)을 상기 제1상부 전극(610) 상에 일정 두께로 형성함으로써 요구되는 상부 전극 두께를 충족시킨다. 예컨대, 대략 1000Å 내지 5000Å 정도의 두께로 형성한다. 더욱이 상기 하부 전극(400)들의 사이를 모두 채우는 두께로 제2상부 전극(650)을 형성할 수 있어, 하부 전극(400) 간이 도전체로 완전히 차 있는 커패시터를 구현할 수 있다.
상기 제1상부 전극(610)의 단차를 극복하기 위해서, 우수한 단차 피복성을 얻을 수 있는 방법으로 상기 제2상부 전극(650)은 형성된다. 예컨대, 화학적 기상 증착법, 전기 도금법 또는 졸-겔법 등을 이용하여 백금족 원소를 포함하지 않는 제2도전물을 증착하여 제2상부 전극(650)을 형성한다.
상기 제2도전물로는 비백금족 금속, 비백금족 금속 질화물 또는 비백금족 금속 실리사이드를 이용한다. 예컨대, 구리, 알루미늄, 금, 은, 티타늄, 탄탈륨 또는 텅스텐 등과 같은 내열성의 특성을 가지는 비백금족 금속이나, 텅스텐 실리사이드(WSi) 또는 티타늄 실리사이드(TiSi) 등과 같은 비백금족 금속 실리사이드 또는 티타늄 질화물(TiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 알루미늄 질화물(TiAlN) 또는 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 비백금족 금속 질화물 등을 이용한다.
상기한 제2도전물을 화학적 기상 증착법으로 증착하는 경우의 예는 다음과 같다. 예컨대, 티타늄 질화물 박막을 형성하는 데에는 사염화 티타늄(TiCl4) 또는 Ti[N(CH2CH3)] 및 암모니아 가스(NH3) 등을 이용하여 대략 700℃ 정도의 온도에서 화학적 기상 증착법을 수행한다. 텅스텐 실리사이드 박막을 형성하는 데에는 육불화 텅스텐 가스(WF6) 및 실란 가스(SiH4) 등을 이용하여 대략 400℃ 정도에서 화학적 기상 증착법을 수행한다. 텅스텐막의 경우에는 육불화 텅스텐 가스 및 수소 가스(H2) 등을 이용하여 대략 300℃ 내지 500℃ 정도의 온도 조건으로 화학적 기상 증착법을 수행한다. 구리막의 경우에는 Cu(HFA)2및 수소 가스 등을 이용하여 대략 350℃ 정도의 온도 조건으로 화학적 기상 증착법을 수행한다.
상기한 제2도전물을 화학적 기상 증착법으로 증착하여 박막을 형성할 때 이용되는 소오스 물질, 예컨대 사염화 티타늄, 육불화 텅스텐 가스 또는 암모니아 가스(NH3) 등은 백금족 금속 또는 백금속 금속 산화물에 비해 가격이 싸다. 따라서, 전체 경비의 절감을 구현할 수 있다. 그리고, 상기 화학적 기상 증착법으로 증착하여 형성된 제2도전물로 이루어진 박막은 백금족 금속 또는 백금족 금속 산화물 박막에 비해 우수한 단차 피복성을 나타낸다. 상기 제2상부 전극(650)은 상기한 바와 같은 화학적 기상 증착법을 이용하여 형성되는 경우 이외에도 전기 도금법 또는 졸-겔법 등을 이용하여 형성될 수 있다.
상술한 바와 같이 제2상부 전극(650)을 형성하여 제1상부 전극(610) 및 제2상부 전극(650) 등으로 이루어지는 커패시터의 상부 전극을 형성한다. 이후에, 상기 상부 전극을 덮는 제2절연막을 형성한 후, 금속 배선 등을 형성한다.
도 11은 본 발명의 제3실시예에 따른 커패시터 형성 방법을 설명하기 위해서 도시한 단면도로 제2절연막(700)을 형성한 후 어닐링하는 단계를 개략적으로 나타낸다.
제3실시예는 제2실시예에서와는 달리 제1상부 전극(610)과 유전막(500)의 계면 특성을 개선하기 위해서 수행되는 어닐링 단계를 제2상부 전극(650)을 형성하기 이전에 수행하지 않고 제2상부 전극(650)을 덮는 제2절연막(700)을 형성한 이후에 수행한다. 그리고, 제2실시예에서 인용된 참조 부호와 동일한 제3실시예에서 인용되는 참조 부호는 동일한 요소를 나타낸다.
구체적으로, 제2실시예에서 도 9를 참조하여 설명한 어닐링 단계를 제2상부 전극(650)을 덮는 제2절연막(700)을 형성한 이후에 실시한다. 상기 제2절연막(700)은 실리콘 산화물, USG(undoped silicon glass), BPSG(borophosphosilicate glass), SOG(spin on glass), PSG(phosphosilicate glass), 실리콘 질화물 또는 알루미늄 산화물 등으로 대략 1000Å 또는 5000Å 정도의 두께로 형성된다. 상기 어닐링 단계는 질소 가스 또는 1% 내지 10%의 산소 가스를 함유한 질소 가스를 분위기로 이용하여 대략 400℃ 내지 800℃ 정도의 온도 조건으로 대략 1분 내지 60분 정도 열처리하여 수행된다.
도 12는 본 발명의 제4실시예에 따른 커패시터 형성 방법을 설명하기 위해서 도시한 단면도로 제2상부 전극(650)을 평탄화하는 단계를 개략적으로 나타낸다.
제4실시예는 제2실시예에서와는 달리 제2상부 전극(650)을 화학적 기상 증착법으로 형성한 다음에 후속의 공정을 위하여 상기 제2상부 전극(650)을 평탄화하는 단계를 더 수행한다. 그리고, 제2실시예에서 인용된 참조 부호와 동일한 제4실시예에서 인용되는 참조 부호는 동일한 요소를 나타낸다.
구체적으로, 제2도전물을 증착하여 제2상부 전극(650)을 형성한 이후에, 상기 제2상부 전극(650)의 표면을 에치 백(etch back)하거나 화학적 기계적 연마(chemical mechanical polishing)하여 평탄화한다. 다음에, 이와 같이 평탄화된 제2상부 전극(650a)을 덮는 제2절연막(700)을 형성한다.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 백금족 원소를 포함하는 제1도전물로 제1상부 전극을 형성함으로써, 유전막과 제1상부 전극과의 계면에서의 우수한 전기적인 특성을 구현할 수 있다. 즉, 백금족 원소를 포함하는 제1도전물은 높은 일함수를 가지므로, 상기 제1상부 전극과 상기 유전막 간의 계면에서는 쇼트키 장벽이 형성되어 누설 전류의 발생이 억제된다.
상기 제1상부 전극은 얇은 두께로 증착된다. 이에 따라, 보이드 또는 불균일한 피복 불량 등의 발생이 억제된다. 이에 따라, 상부 전극의 단차 피복성 열악화에 따른 커패시턴스의 열화를 방지할 수 있다.
더욱이 제1상부 전극을 얇게 형성한 후 제2상부 전극을 우수한 단차 피복성을 구현할 수 있게 백금족 원소를 함유하지 않는 제2도전물로 형성한다. 따라서, 제1상부 전극 및 제2상부 전극으로 이루어지는 상부 전극의 단차 피복성은 크게 개선된다.
더욱이, 상기 제2도전물은 상기 제1도전물에 비해 낮은 가격으로 공급될 수 있고, 전체 상부 전극 두께의 대부분은 제2상부 전극의 두께로 충족된다. 따라서, 백금족 원소를 함유하는 제1도전물로만 상부 전극을 형성하는 경우에 비해 비용의 절감을 구현할 수 있다.

Claims (29)

  1. 반도체 기판 상에 형성된 하부 전극;
    상기 하부 전극을 덮는 유전막;
    상기 유전막 상에 백금족 원소를 함유하는 제1도전물로 형성된 제1상부 전극; 및
    상기 제1상부 전극 상에 백금족 원소를 함유하지 않는 제2도전물로 형성된 제2상부 전극을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
  2. 제1항에 있어서, 상기 하부 전극은 백금족 금속 또는 백금족 산화물로 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
  3. 제1항에 있어서, 상기 유전막은 Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어진 군에서 선택되는 어느 하나로 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
  4. 제1항에 있어서, 상기 제1도전물은 백금족 금속 또는 백금족 금속 산화물인 것을 특징으로 하는 반도체 장치의 커패시터.
  5. 제2항 또는 제4항에 있어서, 상기 백금족 금속은 플래티늄, 팔라디움, 오스뮴, 루테늄 및 이리듐으로 이루어지는 군에서 선택되는 어느 하나이고, 상기 백금족 금속 산화물은 산화 루테늄, 산화 이리듐 및 산화 오스뮴으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
  6. 제1항에 있어서, 상기 제2도전물은 비백금족 금속, 비백금족 금속 질화물 또는 비백금족 금속 실리사이드인 것을 특징으로 하는 반도체 장치의 커패시터.
  7. 제6항에 있어서, 상기 비백금족 금속은 구리, 알루미늄, 금, 은, 티타늄, 탄탈륨 및 텅스텐으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
  8. 제6항에 있어서, 상기 비백금족 금속 질화물은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 티타늄 알루미늄 질화물 및 탄탈륨 알루미늄 질화물로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터.
  9. 제1항에 있어서, 상기 제1상부 전극은 상기 제2상부 전극에 비해 얇은 두께를 가지는 것을 특징으로 하는 반도체 장치의 커패시터.
  10. 제9항에 있어서, 상기 제1상부 전극은 상기 제2상부 전극 두께의 5% 내지 40%의 두께를 가지는 것을 특징으로 하는 반도체 장치의 커패시터.
  11. 반도체 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극을 덮는 유전막을 형성하는 단계;
    상기 유전막 상에 백금족 원소를 함유하는 제1도전물로 제1상부 전극을 형성하는 단계; 및
    상기 제1상부 전극 상에 백금족 원소를 함유하지 않는 제2도전물로 제2상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  12. 제11항에 있어서, 상기 하부 전극은 백금족 금속 또는 백금족 산화물로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  13. 제11항에 있어서, 상기 유전막은 Ta2O5, SrTiO3, (Ba,Sr)TiO3, PbZrTiO3, SrBi2Ta2O9, (Pb,La)(Zr,Ti)O3및 Bi4Ti3O12로 이루어진 군에서 선택되는 어느 하나로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  14. 제11항에 있어서, 상기 제1도전물은 백금족 금속 또는 백금족 금속 산화물인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  15. 제12항 또는 제14항에 있어서, 상기 백금족 금속은 플래티늄, 팔라디움, 오스뮴, 루테늄 및 이리듐으로 이루어지는 군에서 선택되는 어느 하나이고, 상기 백금족 금속 산화물은 산화 루테늄, 산화 이리듐 및 산화 오스뮴으로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  16. 제11항에 있어서, 상기 제2도전물은 비백금족 금속, 비백금족 금속 질화물 또는 비백금족 금속 실리사이드인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  17. 제16항에 있어서, 상기 비백금족 금속은 구리, 알루미늄, 금, 은, 티타늄, 탄탈륨 및 텅스텐으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  18. 제16항에 있어서, 상기 비백금족 금속 질화물은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물, 티타늄 알루미늄 질화물 및 탄탈륨 알루미늄 질화물로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  19. 제11항에 있어서, 상기 제1상부 전극은 물리적 기상 증착법으로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  20. 제19항에 있어서, 상기 물리적 기상 증착법은 스퍼터링법, 진공 증착법 및 레이저 빔 증착법으로 이루어지는 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  21. 제11항에 있어서, 상기 제2상부 전극은 화학 기상 증착법, 전기 도금법 또는 졸-겔법으로 형성된 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  22. 제11항에 있어서, 상기 제1상부 전극은 상기 제2상부 전극에 비해 얇은 두께로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  23. 제22항에 있어서, 상기 제1상부 전극은 상기 제2상부 전극 두께의 5% 내지 40%의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  24. 제11항에 있어서, 상기 제1상부 전극을 형성하는 단계 이후에
    상기 제1상부 전극이 형성된 결과물을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  25. 제11항에 있어서, 상기 제2상부 전극을 형성하는 단계 이후에
    상기 제2상부 전극을 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 형성된 결과물을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  26. 제24항 또는 제25항에 있어서, 상기 어닐링하는 단계는 대략 400℃ 내지 800℃의 온도로 열처리하여 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  27. 제26항에 있어서, 상기 열처리는 질소 분위기 또는 산소가 포함된 질소 분위기에서 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  28. 제11항에 있어서, 상기 제2상부 전극을 형성하는 단계 이후에
    상기 제2상부 전극을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  29. 제28항에 있어서, 상기 평탄화는 화학 기계적 연마 방법 또는 에치 백 방법으로 수행되는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010113319A (ko) * 2000-06-19 2001-12-28 박종섭 반도체 소자의 이중 저장전극 커패시터 제조 방법
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