KR19990087864A - 메모리회로 - Google Patents

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KR19990087864A
KR19990087864A KR1019990006230A KR19990006230A KR19990087864A KR 19990087864 A KR19990087864 A KR 19990087864A KR 1019990006230 A KR1019990006230 A KR 1019990006230A KR 19990006230 A KR19990006230 A KR 19990006230A KR 19990087864 A KR19990087864 A KR 19990087864A
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아끼구사 나오유끼
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Abstract

본 발명의 목적은 플래시 메모리를 클록에 동기한 버스트 독출 모드와 클록에 비동기인 통상 독출 모드에서 동작 가능하게 하는 것이다.
본 발명은 플래시 메모리 등의 비휘발성 메모리 회로에 있어서, 클록에 동기한 버스트 독출 모드와 클록에 비동기인 통상 독출 모드의 양쪽의 독출 동작을 가능하게 한 구성으로서, 전원 투입에 응답하여 통상 독출 모드로 설정되고, 버스트 독출을 지령하는 제어 신호에 응답하여 버스트 독출 모드로 설정되는 것을 특징으로 한다. 이 때문에, 메모리 회로는 내부에 버스트 모드 전환 회로를 가지며, 이 버스트 모드 전환 회로가 전원 투입에 응답하여 출력 회로를 통상 독출 모드로 설정하고, 전원 투입 후에는 클록에 비동기인 독출 동작을 가능하게 한다. 또한, 시스템측에서 공급되는 버스트 모드 제어 신호에 응답하여, 버스트 모드 전환 회로가 출력 회로를 버스트 출력 모드로 설정한다. 따라서, 시스템측은 종래의 메인 메모리에 액세스하는 것과 동일한 환경하에서, 비휘발성 메모리 회로로의 버스트 독출을 실행할 수 있다.

Description

메모리 회로{MEMORY CIRCUIT}
본 발명은 플래시 메모리 등의 반도체를 이용한 비휘발성 메모리 회로에 관한 것이며, 특히 비동기의 독출 동작과 클록에 동기한 독출 동작을 전환 가능하게 한 메모리 회로에 관한 것이다.
반도체를 이용한 메모리 회로는 고속으로 액세스할 수 있기 때문에 컴퓨터 시스템에서 메인 메모리나 기타 다른 고속 액세스가 요구되는 메모리로서 이용된다. 한편, 반도체 메모리 회로는 대용량의 데이터나 프로그램을 기억하는 데에는 부적합하여, 이러한 대용량 메모리로서는 여전히 하드 디스크가 이용되고 있다. 또한, 반도체 메모리 회로 중 주로 메인 메모리에 이용되는 다이나믹 RAM은 전원이 차단되면 기억 데이터가 소실되는 휘발성 메모리로서 일시적으로 유지하기 위한 데이터나 프로그램을 기억하는 데는 적합하지만, 컴퓨터의 가동시에 독출되는 BIOS나 그 밖의 프로그램을 기억하는 데는 부적합하다.
이러한 상황에서, 전원이 차단되어도 기억 데이터가 소실되지 않는 비휘발성 메모리가 주목받고 있다. 특히, 비휘발성 메모리를 이용한 플래시 메모리는 소거동작에 일정한 제한이 있지만, 그 메모리의 동작 원리로부터 전원이 오프 상태라도 기억 데이터를 유지하는 비휘발성 메모리이고, 동시에 하드 디스크 등의 외부 기억 장치에 비하여 고속 액세스가 가능하다. 따라서, 근래에 컴퓨터 시스템내에서 컴퓨터의 가동시에 자동적으로 독출되는 BIOS를 이러한 플래시 메모리에 기억시키는 것이 빈번히 행해지고 있다.
컴퓨터의 가동시에 행하여지는 동작에는, 전원이 온이 됨에 따라 BIOS가 기억되어 있는 플래시 메모리가 자동적으로 액세스되어 그 BIOS의 데이터가 독출되는 것, 또 하드 디스크내에 기억되어 있는 오퍼레이팅 시스템(OS)이 독출되어 다이나믹 RAM으로 구성되는 메인 메모리에 기억되는 것 등이 포함된다. 그리고, 그 다음의 애플리케이션 프로그램의 실행시에는 메인 메모리에 기억되어 있는 OS를 차례로 독출하여 하드 디스크 등의 외부 기억 장치내의 애플리케이션 프로그램을 실행한다. 근래의 다이나믹 RAM은 SDRAM 등과 같이 클록에 동기하여 독출 동작을 하는 동기형의 메모리이다. 특히, 클록에 동기하여 복수 비트의 데이터를 연속하여 출력하는 버스트 모드의 독출 동작은 고속 독출에는 필수적인 기능이다. 따라서, 이러한 버스트 독출 동작에 의해 메인 메모리 내의 OS가 고속으로 독출된다.
한편, 종래의 플래시 메모리는 비동기형의 메모리이고 어떤 어드레스의 입력에 응답하여 일정한 액세스 시간 후에 그 어드레스에 기억되어 있는 데이터가 독출된다.
상기한 OS는 통상의 애플리케이션에 비하여 그 데이터 용량은 작고 한편, 플래시 메모리의 대용량화에 수반하여 OS 정도의 데이터 용량이면 충분히 플래시 메모리에 기억시킬 수 있게 되었다. 만일 OS가 플래시 메모리에 기억되면 하드 디스크로부터 메인 메모리로의 전송 동작이 불필요하게 되어 컴퓨터의 가동에 필요한 시간을 종래에 비하여 대폭 단축시킬 수 있다. 그런데, 종래의 플래시 메모리는 비동기형이기 때문에 시스템측은 메인 메모리에 대한 버스트 독출과 동일한 독출 동작을, OS 등을 기억한 플래시 메모리에 대해서는 행할 수 없다. 따라서, 플래시 메모리에 대한 독출 동작이 느리기 때문에, OS 등을 플래시 메모리에 기억시키는 제안은 그다지 바람직하지 않다.
그래서, 본 발명의 목적은 클록 동기형의 독출 동작을 가능하게 하는 플래시 메모리 등의 비휘발성 메모리 회로를 제공하는 것이다.
또한, 본 발명의 목적은 버스트 독출을 가능하게 하는 플래시 메모리 등의 비휘발성 메모리 회로를 제공하는 것이다.
또한, 본 발명의 목적은 클록 동기형의 독출 동작과 비동기형 독출 동작의 양쪽이 가능한 플래시 메모리 등의 메모리 회로를 제공하는 것이다.
또한, 본 발명의 목적은 시스템측에서 볼 때, 종래의 비동기형의 독출 동작도 가능하고 메인 메모리와 동일한 클록 동기형의 독출 동작도 가능하며, 필요에 따라서 양쪽 사이에서 전환 가능한 플래시 메모리를 제공하는 것이다.
또한, 본 발명의 목적은 비동기형의 독출 동작과 버스트 독출 동작을 적절하게 전환 가능한 플래시 메모리를 제공하는 것이다.
도 1은 본 발명에 따른 비휘발성 메모리 회로인 플래시 메모리가 사용되는 시스템예를 나타내는 도면.
도 2는 본 발명의 실시예에 따른 플래시 메모리의 구성도.
도 3은 버스트 독출 모드의 타이밍 챠트.
도 4는 통상 독출 모드의 타이밍 챠트.
도 5는 소거 또는 기록시의 간단한 타이밍 챠트.
도 6은 버스트 모드 전환 회로의 일례를 나타내는 도면.
도 7은 도 6의 버스트 모드 전환 회로 동작의 진리치표를 도시한 도면.
도 8은 버스트 모드 전환 회로의 다른 예를 나타내는 도면.
도 9는 도 8의 버스트 모드 전환 회로 동작의 진리치표를 도시한 도면.
도 10은 도 8의 버스트 모드 전환 회로 동작의 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
14: 플래시 메모리
26: 센스 증폭기 디코더
SA: 센스 증폭기
27∼30: 출력 게이트 트랜지스터
31: 출력 버퍼
I/O: 입출력 단자
39: 버스트 모드 전환 회로
54: 래치 회로
상기의 목적을 달성하기 위하여, 본 발명은 플래시 메모리 등의 비휘발성 메모리 회로에 있어서, 클록에 동기한 버스트 독출 모드와 클록에 비동기인 통상 독출 모드의 양쪽의 독출 동작을 가능하게 한 구성이고, 전원 투입에 응답하여 통상독출 모드로 설정되고, 버스트 독출을 지령하는 제어 신호에 응답하여 버스트 독출 모드로 설정되는 것을 특징으로 한다. 이 때문에, 메모리 회로는 내부에 버스트 모드 전환 회로를 가지며, 이 버스트 모드 전환 회로가 전원 투입에 응답하여 출력 회로를 통상 독출 모드로 설정하고, 전원 투입 후에는 클록에 비동기인 독출 동작을 가능하게 한다. 또한, 시스템측에서 공급되는 버스트 모드 제어 신호에 응답하여 버스트 모드 전환 회로가 출력 회로를 버스트 독출 모드로 설정한다. 따라서, 시스템측은 종래의 메인 메모리에 액세스하는 것과 동일한 환경하에서 비휘발성 메모리 회로로의 버스트 독출을 실행할 수 있다.
상기의 목적을 달성하기 위해서, 본 발명은 비휘발성의 메모리 셀을 갖는 메모리 회로에 있어서, 상기 메모리 셀로부터 클록에 동기한 데이터의 버스트 독출 동작 또는 클록에 비동기인 데이터의 통상 독출 동작을 행하는 출력 회로와, 전원 투입시에 상기 출력 회로를 상기 통상 독출 모드로 설정하고, 외부로부터의 소정의 제어 신호에 응답하여 상기 출력 회로를 상기 버스트 독출 모드로 설정하는 버스트 모드 전환 회로를 포함하는 것을 특징으로 한다.
상기의 발명에 따르면, 전원 투입시는 통상 독출 모드에서의 동작을 행하고, 버스트 독출 모드를 지령하는 제어 신호에 응답하여 버스트 독출 모드로 설정되므로 전원 투입시와 그 후의 동작시에, 클록에 비동기의 동작 모드와 클록에 동기하는 동작 모드로 설정할 수 있다.
또한, 상기의 목적을 달성하기 위하여, 본 발명은 버스트 제어 신호에 따라서 클록에 동기한 제1 독출 모드 또는 이 클록에 비동기인 제2 독출 모드로 전환되는 메모리 회로에 있어서, 상기 제1 독출 모드에서는 제1 제어 신호가 활성화 레벨일 때에 상기 클록에 동기하여 어드레스 신호가 취입되고 상기 제1 제어 신호로부터 소정 시간 후에 제2 제어 신호가 활성화 레벨인 동안 복수의 독출 데이터가 상기 클록에 동기하여 출력되며, 전원 투입시에 상기 버스트 제어 신호를 제2 독출 모드 상태로 설정하고 상기 제1 제어 신호의 활성화 레벨에 응답하여 상기 버스트 제어 신호를 제1 독출 모드 상태로 설정하는 버스트 모드 전환 회로를 포함하는 것을 특징으로 한다.
상기의 발명에 따르면, 전원 투입시는 강제적으로 클록에 비동기인 통상 독출 모드에서의 동작을 행하고, 그 다음은 버스트 모드 독출을 지령하는 신호에 응답하여 클록에 동기한 버스트 독출을 가능하게 할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 그렇지만, 본 발명의 기술적 범위가 그 실시예에 한정되는 것은 아니다.
도 1은 본 발명에 관련된 비휘발성 메모리 회로인 플래시 메모리가 사용되는 시스템예를 나타내는 도면이다. 이 시스템의 예는 퍼스널 컴퓨터 등의 예이고, CPU(10)는 메인 메모리(12), 플래시 메모리(14) 또는 플래시 메모리(16) 및 외부 기억 장치(18)에, 버스(22)를 경유하여 접속된다. 외부 기억 장치(18)는 예컨대 하드 디스크이고, 소정의 인터페이스(20)를 통해 버스(22)에 접속된다. 외부 기억 장치(18)내에는, 운영 시스템(OS)과 그 이외의 애플리케이션 프로그램이 기록된다. 플래시 메모리(16)는 컴퓨터가 전원 투입되었을 때의 부트 ROM으로서 이용되고, 예컨대 BIOS가 격납된다. 통상, 이러한 부트 ROM으로서 이용되는 플래시 메모리(16)는 클록에 비동기의 독출 모드로 동작한다. 한편, 플래시 메모리(16)와 플래시 메모리(14)는 어느 한쪽이 이용된다. 후술하는 바와 같이, 플래시 메모리(14)가 본 발명에 관련된 비휘발성 메모리 회로로 구성된다.
메인 메모리(12)는 예컨대 싱크로너스 DRAM(SDRAM) 등과 같은 클록에 동기하여 내부가 동작하는 고속 반도체 메모리 회로로 구성된다. 따라서, 메인 메모리(12)는 CPU(10)에 의해 또는, 도시하지 않은 메모리 콘트롤러에 의해 제어되며, 적어도 클록에 동기한 버스트 독출 모드로 동작하는 것이 가능하다.
따라서, 컴퓨터에 전원이 투입되었을 때 CPU(10)는 우선 부트 ROM인 플래시 메모리(16)내의 BIOS를 독출한다. 이 독출 동작은 클록에 비동기인 통상의 독출 모드이다. 그 다음, 외부 기억 장치(18)내에 격납되어 있는 OS가 메인 메모리(12)내에 독출되고 CPU(10)는 메인 메모리(12)로부터 OS를 적절하게 독출하여 소정의 애플리케이션 프로그램을 실행한다. CPU(10)는 메인 메모리(12)로부터 클록에 동기한 고속 독출 모드로 OS를 독출한다.
한편, 본 발명에 따른 플래시 메모리는 클록에 비동기인 통상 독출 모드와 클록에 동기한 버스트 독출 모드의 양쪽을 지원한다. 따라서, 상기의 일반적인 시스템상에서의 사용 환경에서는, 플래시 메모리(14)내에 BIOS에 추가하여 외부 기억 장치(18)내의 OS도 기억시키는 것이 가능하게 된다. 그리고, 플래시 메모리(14)는 전원 투입시에 클록에 비동기인 통상 독출 모드로 BIOS가 독출되고, 그 다음 메인 메모리와 마찬가지로 클록에 동기한 버스트 독출 모드로 OS가 독출된다. 따라서, CPU(10)는 종래의 플래시 메모리(16)로부터의 BIOS 독출 제어와 메인 메모리(12)로부터의 OS 독출 제어 방법을 변경할 필요가 없다. 더구나, OS는 이미 플래시 메모리(14)내에 기억되어 있기 때문에 전원 투입시에 외부 기억 장치(18)로부터 메인 메모리(12)에 독출하여 기억할 필요가 없고 컴퓨터의 가동 시간을 대폭 단축할 수 있다.
상기와 같이, 비교적 데이터 용량이 적은 OS를 플래시 메모리내에 기억하여 그 플래시 메모리에 버스트 독출 모드 기능을 갖게 함으로써 퍼스널 컴퓨터 등의 가동 시간을 단축시키는 것도 가능하게 된다. 또한, 비교적 데이터 용량이 적은 애플리케이션 프로그램을 플래시 메모리내에 기억함으로써 그 애플리케이션 프로그램을 가동하는 시간도 짧게 하는 것이 가능하게 된다. 더구나, CPU(10) 또는 도시하지 않은 메모리 콘트롤러는 플래시 메모리부터의 OS나 프로그램의 독출을 메인 메모리에 기억된 경우와 동일하게 하여 행할 수 있다.
도 2는 본 발명의 실시예에 따른 플래시 메모리의 구성도이다. 도 2의 플래시 메모리가 비휘발성 메모리의 셀 어레이(21)와, 그 워드선을 선택하는 행 디코더(22)와, 열 방향의 선택을 하는 열 디코더(23)와, 열 디코더(23)에 의해 선택되는 비트선과 센스 증폭기 SA를 접속하는 열 선택 회로(24)를 가진다. 또한, 복수의 어드레스(ADD)(32)를 취입하고 행 디코더(22) 및 열 디코더(23)에 어드레스를 공급하는 어드레스 버퍼(25)와, 출력 게이트 트랜지스터(27∼30)를 제어하는 센스 증폭기 디코더(26)를 가진다. 센스 증폭기 디코더(26)는 4개의 센스 증폭기 SA의 출력을 적절하게 출력 버퍼(31)에 공급하기 때문에, 출력 게이트 트랜지스터(27∼30)중 어느 하나를 도통 상태로 제어한다.
어드레스 버퍼(25)에는, 어드레스(ADD)(32), 제어 신호인 이니셜 어드레스(/IA)(33) 및 클록(CLK)(34)이 공급된다. 또한, 센스 증폭기 디코더(26)에는, 클록(CLK)(34), 어드레스 버퍼부터의 2비트 어드레스(40) 및 제어 신호인 버스트 어드레스(/BA)(36)가 공급된다. 또한, 이니셜 어드레스(/IA)(33)와 리셋 신호(/RESET)(38)가 공급되는 버스트 모드 전환 회로(39)가 설치된다. 이 버스트 모드 전환 회로(39)는 버스트 제어 신호(버스트)(35)를 생성하여, 내부의 어드레스 버퍼(25) 및 센스 증폭기 디코더(26) 등에 공급한다.
상기의 센스 증폭기 디코더(26)와, 출력 게이트 트랜지스터(27∼30)와 출력버퍼(31)로 출력 회로가 구성되며, 버스트 제어 신호에 응답하여 클록에 동기한 버스트 독출 모드 또는 클록에 비동기인 통상 독출 모드 중 어느 한 동작으로 독출을 행한다. 또한, 버스트 제어 신호(35)는 어드레스 버퍼(25)에도 공급되며, 어드레스 버퍼(25)는 버스트 제어 신호(35)에 응답하여 외부에서 공급되는 어드레스(32)를 클록(34)에 동기하여 취입한다. 버스트 제어 신호(35)가 비버스트 모드인 경우는, 어드레스 버퍼(25)는 클록(34)에 비동기로 어드레스(32)를 취입한다.
도 3은 버스트 독출 모드의 타이밍 챠트이다. 또한, 도 4는 통상 독출 모드의 타이밍 챠트이다. 도 2에 도시한 플래시 메모리 클록에 동기한 버스트 독출 모드와 클록에 비동기인 통상 독출 모드의 양쪽에서 동작 가능하다. 이하에, 양독출 모드의 동작을 도 3 및 도 4의 타이밍 챠트를 참조하여 설명한다.
우선, 버스트 독출 모드인 경우는, 버스트 모드 전환 회로(39)가 버스트 제어 신호(35)를 버스트 모드 상태(H 레벨)로 설정한다. 그리고, 도 3에 도시된 바와 같이, 이니셜 어드레스 /IA가 L 레벨인 기간에, 클록 CLK의 상승 에지에 응답하여 외부에서 공급된 어드레스 ADD가 어드레스 버퍼(25)에 취입된다. 이 취입된 어드레스가 버스트 독출의 선두 어드레스가 된다. 어드레스 버퍼(25)로부터 공급되는 어드레스에 따라서 행 디코더가 1개의 워드선을 선택하고, 열 디코더(23)가 4개의 비트선을 선택한다. 그 결과, 4비트의 데이터가 4개의 센스 증폭기 SA에 출력되어 증폭된다.
어드레스 버퍼(25)는 또한 센스 증폭기 디코더(26)에 어드레스(40)를 공급하고, 센스 증폭기 디코더(26)는 선두 어드레스에 대응한 1개의 센스 증폭기 SA를 선택하여 대응하는 출력 게이트(27∼30)를 도통시킨다. 그 결과, 선두 어드레스에 대응하는 독출 데이터가 출력 버퍼(31)에 공급되고, 입출력 단자(37)로부터 출력된다. 도 3의 타이밍 챠트에 따르면, 이니셜 어드레스 /IA가 L 레벨이 된 후, 3 클록 후의 클록 CLK의 상승 에지에 동기하여 선두 어드레스에 대응하는 데이터 Dn이 출력된다. 그리고, 제어 신호인 버스트 어드레스 /BA가 L 레벨인 기간에, 클록 CLK의 상승 에지에 응답하여 나머지의 센스 증폭기 SA 내의 독출 데이터가 출력 버퍼(31)에 공급된다. 도 3의 예에서는, 버스트 어드레스/BA가 L 레벨인 동안에 3가지의 클록 CLK의 상승 에지가 존재하므로 독출 데이터 Dn+1, Dn+2 및 Dn+3이 연속하여 출력된다.
상기와 같이, 버스트 독출 모드에서는 어드레스 버퍼(25)가 어드레스 ADD를 클록의 상승 에지에 동기하여 취입 동작을 행하고, 출력 회로 부분은 클록 CLK의 상승 에지에 동기하여 센스 증폭기의 데이터를 출력하고, 또한 버스트 어드레스 /BA의 L 레벨 기간 중의 클록 CLK의 상승 에지에 응답하여 나머지의 센스 증폭기의 데이터를 출력한다. 이렇게, 버스트 독출에서는, 클록에 동기하여 동작하여 연속하여 복수의 독출 데이터를 출력할 수 있기 때문에, 고속 독출 동작이 가능하다.
다음에, 클록에 비동기인 통상 독출 모드에서는, 버스트 모드 전환 회로(39)가 버스트 제어 신호(35)를 통상 모드(L 레벨)로 설정한다. 이에 수반하여, 어드레스 버퍼(25)는 클록과는 무관하게 외부에서 공급된 어드레스 ADD를 취입하고, 행 디코더(22) 및 열 디코더(23)에 이들 어드레스를 공급한다. 마찬가지로, 어드레스 버퍼(25)는 2비트의 어드레스(40)를 센스 증폭기 디코더(26)에 공급한다. 행 디코더(22)가 어드레스에 대응하는 1개의 워드선을 선택하여, 열 디코더(23)가 어드레스에 대응하는 4개의 비트선을 선택한다. 그리고, 4개의 센스 증폭기 SA가 동시에 4개의 데이터를 독출한다.
센스 증폭기 디코더(26)는 공급되는 2비트의 어드레스에 따라서 1개의 센스 증폭기 SA의 출력을 출력 버퍼(31)에 공급하기 때문에, 1개의 출력 게이트 트랜지스터(27∼30)를 도통한다.
상기와 같이, 비버스트 독출인 통상 독출 모드에서는 클록에 비동기로 어드레스가 취입되고, 1개의 데이터만이 독출된다. 따라서, 도 4의 타이밍 챠트에 도시되는 바와 같이, 어드레스 An∼An+3에 대응하는 데이터 Dn∼Dn+3가 어드레스의 공급에 응답하여 순차 독출된다. 4비트의 데이터를 독출하기 위해서는, 4세트의 어드레스를 공급해야 하기 때문에 버스트 독출 모드보다도 저속 동작이 된다.
도 2에 도시된 플래시 메모리는 또한, 메모리 셀의 소거 또는 기록(프로그램) 모드를 가진다. 플래시 메모리는 어떤 큰 블록의 단위로 메모리 셀 어레이의 데이터를 일괄해서 소거하여 새로운 데이터의 기록을 한다. 도 5는 이러한 소거 또는 기록시의 타이밍 챠트이다. 플래시 메모리는 제어 신호 /WE가 L 레벨인 기간에 복수의 입출력 단자 입출력에 공급되는 커맨드를 취입하고, 그 커맨드를 디코드하여 소거 모드 또는 기록 모드를 검출한다. 이러한 검출된 소거 혹은 기록 모드에 따라서 도시하지 않은 소거 회로 또는 기록 회로가 제어된다. 구체적으로는, 워드선 레벨이나 비트선 레벨이 소거시의 레벨 또는 기록시의 레벨로 제어된다.
도 6은 버스트 모드 전환 회로의 일례를 나타내는 도면이다. 또한, 도 7은 도 6의 버스트 모드 전환 회로 동작의 진리치표를 도시한 도면이다. 진리치 표내의 X는 H 또는 L 레벨의 어느 쪽이어도 좋은 것을 의미한다.
도 6의 버스트 전환 회로내에 설치된 전원 판정 회로(50)는 전원이 투입되었을 때에 전원 Vcc의 레벨을 판정하고, 전원 Vcc가 소정의 기준 레벨보다 낮은 동안에는 판정 신호 P0를 L 레벨로 하고, 전원 Vcc가 소정의 기준 레벨보다 높아지면 판정 신호 P0를 H 레벨로 한다. 또한, 버스트 모드 전환 회로에서는 NOR 게이트(52)와 인버터(53)로 이루어지는 래치 회로(54)가, 버스트 제어 신호(버스트)(35)의 상태를 유지한다. 이 래치 회로(54)는 전원 판정 신호 P0와 리셋 신호 /RESET가 입력되는 NAND 게이트(51)의 출력, 또는 이니셜 어드레스(/IA) 33에 의해 인버터(55)를 경유하여 제어되는 트랜지스터(56)의 드레인 레벨에 의해 반전 제어된다.
이 버스트 모드 전환 회로는, 도 7에 도시되는 바와 같이 전원이 투입되었을 때 또는 리셋 동작을 하였을 때에, 자동적으로 버스트 제어 신호 버스트를 L 레벨에 설정하고, 비버스트 모드(통상 독출 모드)로 한다. 또한, 이니셜 어드레스/IA가 L 레벨이 되면, 자동적으로 버스트 제어 신호 버스트를 H 레벨로 설정하고, 버스트 독출 모드로 한다.
우선, 통상 상태에서는 리셋 신호/REST는 H 레벨에 있다. 그래서, 전원이 투입되어 전원 Vcc의 전압이 서서히 상승하는 과정에서, 기준치 이하인 동안에는 판정 신호 P0=L이 출력되고, NAND 게이트(51)의 출력이 H 레벨이 되며, 버스트 제어 신호 버스트는 L 레벨이 되어, 비버스트 독출 모드(통상 독출 모드)로 설정된다. 이 상태가 도 7에서의 케이스 1의 상태이다. 또한, 전원 Vcc의 전압이 상승하여 기준치 이상이 되면, 전원 판정 신호 P0= H가 출력되어 NAND 게이트(51)의 출력이 L 레벨이 되지만, 인버터(53)의 출력이 H 레벨이므로 NOR 게이트(52)의 출력인 버스트 제어 신호 버스트는 L 레벨인 채로 변화하지 않는다. 따라서, 비버스트 독출 상태가 래치 회로(54)에 의해 유지된다. 이 상태가 도 7에서의 케이스 4의 상태이다.
다음에, 버스트 독출을 하는 경우는, 외부로부터 이니셜 어드레스 /IA가 L 레벨로 제어되고 인버터(55)의 출력이 H 레벨이 되어, N 채널 트랜지스터(56)를 강제적으로 도통시켜 트랜지스터(56)의 드레인 단자(57)를 L 레벨로 낮추고, NAND 게이트(51)의 출력의 L 레벨과 더불어, NOR 게이트(52)의 출력인 버스트 제어 신호 BURST를 H 레벨로 전환한다. 그 결과, 버스트 제어 신호 BURST는 버스트 독출 모드로 설정된다. 이 상태는 래치 회로(54)에 의해 유지되고, 이 후 이니셜 어드레스 /IA가 H 레벨로 전환되더라도 버스트 모드 상태는 유지된다. 이것이 도 7의 케이스 3의 상태이다.
또한, 버스트 모드 상태로부터 리셋 동작이 이루어지면, 리셋 신호 /RESET이 L 레벨이 되므로 전원 투입시와 동일하게, 버스트 제어 신호 BURST는 다시 L 레벨로 전환되고 비버스트 독출 모드로 설정된다. 이것이 도 7의 케이스 2의 상태이다. 이 상태가 래치 회로(54)에 의해 유지되기 때문에 리셋 신호 /RESET가 H 레벨로 복귀되더라도, 버스트 제어 신호 BURST=L의 상태가 유지된다. 그리고, 이 상태로 이니셜 어드레스 /IA가 L 레벨로 되어 버스트 독출이 지령되면, 상기와 같이 버스트 제어 신호 BURST는 다시 H 레벨이 되어 버스트 독출 모드가 된다.
이상과 같이, 도 6에 표시된 버스트 모드 전환 회로에 따르면 전원 투입시에 비버스트 독출 모드로 설정되고, 이니셜 어드레스 /IA=L에 의해 버스트 독출 모드로 전환되며, 리셋 신호 /RESET= L에 의해 비버스트 독출 모드로 전환된다. 따라서, 도 1의 플래시 메모리(14)에는 BIOS와 OS 등의 프로그램이 기록되어, 전원 투입시는 클록에 동기하지 않은 비버스트 독출 모드로 동작하고, 버스트 독출을 지령하면 클록에 동기한 버스트 독출 모드로 전환되어 메인 메모리와 동일한 고속의 독출 동작을 할 수 있다. 이러한 플래시 메모리를 이용함으로써 상승 시간을 단축한 퍼스널 컴퓨터를 제공하는 것이 가능하게 된다.
도 8은 버스트 모드 전환 회로의 다른 예를 나타내는 도면이다. 도 9는 도 8의 버스트 모드 전환 회로 동작의 진리치표를 도시한 도면이다. 진리치 표내의 X는 H 또는 L 레벨의 어느 쪽이어도 좋은 것을 의미한다.
도 8에 도시된 버스트 모드 전환 회로예는 도 6의 예와 마찬가지로, 전원 판정 회로(50), 그 출력 P0와 리셋 신호 /RESET이 공급되는 NAND 게이트(51), NOR 게이트(52)와 인버터(53)로 구성되는 래치 회로(54) 및 N채널 트랜지스터(56)를 포함한다. 또한, P채널 트랜지스터(57)가 설치되어 기록 인에이블 신호 /WE, 복수의 입출력 단자중 소정의 입출력 단자 I/O(37), 이니셜 어드레스 /IA 및 복수의 입출력 단자 I/O에 공급되는 커맨드로부터 생성되는 세트 신호 SET에 의해, 트랜지스터(56, 57)가 제어되며, 래치 회로(54)의 상태가 원하는 상태로 전환된다.
전원 투입시에, 전원 판정 회로(50)가 전원 Vcc가 낮은 상태를 검출하여 출력 P0을 L 레벨로 하고, NOR 게이트(52)의 출력이 L 레벨이 되어, 버스트 제어 신호 BURST가 비버스트 독출 모드(통상 독출 모드 L 레벨)로 설정된다(케이스 10). 또한, 일단 버스트 독출 모드로 설정되더라도, 리셋 신호 /RESET를 L 레벨로 제어함으로써 래치 회로(54)의 NOR 게이트(52)의 출력을 L 레벨로 전환할 수 있다(케이스 11). 또한, 이니셜 어드레스/IA=L에 의해 NAND 게이트(64)의 출력이 H 레벨이 되어, 트랜지스터(56)를 도통시켜 NOR 게이트(52)의 출력을 강제적으로 H 레벨로 전환한다. 그 결과, 버스트 제어 신호 BURST는 버스트 독출 모드(H 레벨)가 되고, 그 상태가 래치 회로(54)에 의해 유지된다(케이스 14). 이상의 동작은 도 6의 버스트 모드 전환 회로예의 경우와 동일하다.
도 8의 버스트 모드 전환 회로는 또한, 소거 또는 기록(프로그램) 동작시의 기록 인에이블 신호 /WE=L 레벨에 응답하여, 버스트 제어 신호 BURST를 L 레벨의 비버스트 독출 모드로 설정하고, 메모리를 클록에 비동기의 동작 상태로 한다(케이스 13). 또한, 이 버스트 모드 전환 회로는 복수의 입출력 단자 I/O에 공급되는 소정의 커맨드에 의해 세트 신호 SET를 모드 전환 상태(H 레벨)로 하고, 이 후 특정한 입출력 단자 I/O(37)를 H 레벨 또는 L 레벨로 함으로써, 버스트 독출 모드 또는 비버스트 독출 모드로 설정하는 것을 가능하게 한다(케이스 19, 20).
즉, 플래시 메모리는 도 5에서 설명한 바와 같이, 소거 또는 기록시는, 기록 인에이블 신호 /WE=L 레벨에 응답하여, 소정의 커맨드가 부여된다. 따라서, 기록 인에이블 신호 /WE=L 레벨에 의해 인버터(59)의 출력은 H 레벨이 되고, NOR 게이트(58)의 출력은 L 레벨이 되어, P 채널 트랜지스터(57)가 도통하고 NOR 게이트(52)의 출력이 강제적으로 L 레벨로 전환된다. 그 결과, 버스트 제어 신호 BURST는 L 레벨의 비버스트 독출 상태로 설정되고, 그 상태가 래치 회로(54)에 의해 유지된다(케이스 13). 따라서, 이 상태에서는 플래시 메모리는 클록에 비동기의 상태가 된다.
도 8의 회로에서, 복수의 입출력 단자 I/O에 소정의 커맨드를 입력함으로써 커맨드 디코더(65)가 이 커맨드를 디코드하고, 세트 신호의 래치 회로(66)의 출력 SET을 H 레벨로 유지한다. 이 상태가 모드 설정 상태이다. 이어서, 특정한 입출력 단자 I/O(37)가 H 레벨이 되면, NAND 게이트(63)의 입력이 모두 H 레벨이 되고 그 출력은 L 레벨이 된다. 따라서, NAND 게이트(64)의 출력이 H 레벨이 되어 트랜지스터(56)가 도통하고, NOR 게이트(52)의 출력이 H 레벨이 되어 버스트 제어 신호 BURST가 버스트 독출 상태(H 레벨)로 설정된다(케이스 20).
또한, 모드 설정 상태(SET=H)에 있어서 특정한 입출력 단자 I/O(37)가 L 레벨이 되면, AND 게이트(62)의 입력이 모두 H 레벨이 되고, 그 출력이 H 레벨이 된다. 따라서, NOR 게이트(58)의 출력이 L 레벨이 되고, 트랜지스터(57)가 도통하여 NOR 게이트(52)의 출력이 L 레벨이 되고, 버스트 제어 신호 BURST가 비버스트 독출 상태(L 레벨)로 설정되며, 플래시 메모리는 클록에 비동기의 상태가 된다(케이스 19).
도 10은 도 8의 버스트 모드 전환 회로 동작의 흐름도이다. 상기한 바와 같이, 전원 투입시(S2)에 자동적으로 비버스트 모드로 설정된다(S4). 그 다음, 버스트 독출을 지령하는 이니셜 어드레스 /IA가 L 레벨이 되면(S6), 버스트 독출 모드로 설정된다(S8). 또한, 소거 또는 기록(프로그램)을 지령하는 기록 인에이블/WE가 L 레벨이 되면(S10), 다시 비버스트 독출 모드가 되어 클록에 비동기의 동작이 된다(S12).
그리고, 복수의 입출력 단자 I/O에 소정의 커맨드가 입력되면, 내부의 세트 신호 SET가 L 레벨이 되고(S14), 그 후의 특정 입출력 단자 I/O(37)가 H 레벨 또는 L 레벨에 따라서 버스트 독출 모드 또는 비버스트 독출 모드로 설정된다(S16, S18, S20). 또한, 리셋 동작되어 리셋 신호 /RESET가 L 레벨이 되면(S22),강제적으로 비버스트 모드로 설정된다(S24).
모드 설정 상태에 있어서 특정 입출력 단자 I/O(37)에 의해 모드의 설정을 행할 때에, 세트 신호 SET=H 레벨로 한 후의 특정 입출력 단자 I/O(37)의 H 레벨 또는 L 레벨에 의해, 모드 설정이 가능하게 되도록 구성된다. 그 이유는 기록 인에이블 신호 /WE=L은 커맨드 입력 상태를 의미하여, 소거 또는 기록시와 모드 설정 상태에서의 모드 설정을 구별하기 위해서이다.
플래시 메모리내의 버스트 독출 및 통상의 비동기의 독출 동작에 대해서는, 일반적인 SDRAM 등의 메모리와 마찬가지다.
상기 실시예에서는 플래시 메모리를 예로 들어 설명하였지만, 본 발명은 플래시 메모리 등의 비휘발성 메모리에 한정되지 않고, 그 이외의 반도체를 이용한 메모리 회로로서 클록에 동기한 버스트 독출 모드와 비동기의 비버스트 독출 모드를 병용하는 것이 요구되는 메모리 회로에 동일하게 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 메모리 회로에 있어서, 클록에 동기한 버스트 독출 모드와 비동기의 비버스트 독출 모드를 병용하여, 전원 투입시에는 자동적으로 비버스트 독출 모드가 되고, 버스트 독출을 지령하는 제어 신호에 응답하여 버스트 독출 모드로 전환된다. 또한, 리셋 동작에 의해서 비버스트 모드로 전환할 수 있다.

Claims (10)

  1. 비휘발성의 메모리 셀을 갖는 메모리 회로에 있어서,
    상기 메모리 셀로부터 클록에 동기한 데이터의 버스트 독출 동작 또는 클록에 비동기인 데이터의 통상 독출 동작을 행하는 출력 회로와;
    전원 투입시에 상기 출력 회로를 상기 통상 독출 모드로 설정하고, 외부로부터의 소정의 제어 신호에 응답하여 상기 출력 회로를 상기 버스트 독출 모드로 설정하는 버스트 모드 전환 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  2. 제1항에 있어서, 상기 버스트 모드 전환 회로는 리셋 동작에 응답하여 상기 출력 회로를 통상 독출 모드로 설정하는 것을 특징으로 하는 메모리 회로.
  3. 제1항 또는 제2항에 있어서, 상기 버스트 모드 전환 회로는 상기 출력 회로에 버스트 제어 신호를 공급하고, 상기 버스트 독출 설정시에 이 버스트 제어 신호를 버스트 독출 상태로 래치하는 래치 회로를 갖는 것을 특징으로 하는 메모리 회로.
  4. 제1항에 있어서, 상기 버스트 모드 전환 회로는 외부에서 공급되는 소거 제어 신호 또는 기록 제어 신호에 응답하여 상기 통상 독출 모드로 설정하는 것을 특징으로 하는 메모리 회로.
  5. 제1항에 있어서, 복수의 입력 단자를 더 포함하며,
    상기 버스트 모드 전환 회로는 상기 복수의 입력 단자에 공급되는 소정의 커맨드에 응답하여 모드 전환 상태가 되고, 상기 모드 전환 상태시에 상기 복수의 입력 단자 중 어느 한 입력 단자에 공급되는 모드 전환 신호에 응답하여 상기 출력 회로를 이 모드 전환 신호에 대응한 버스트 독출 모드 또는 통상 독출 모드로 추가로 전환 설정하는 것을 특징으로 하는 메모리 회로.
  6. 버스트 제어 신호에 따라서 클록에 동기한 제1 독출 모드 또는 이 클록에 비동기인 제2 독출 모드로 전환되는 메모리 회로에 있어서,
    상기 제1 독출 모드에서는, 제1 제어 신호가 활성화 레벨일 때에 상기 클록에 동기하여 어드레스 신호가 취입되고, 상기 제1 제어 신호로부터 소정의 시간 후에 제2 제어 신호가 활성화 레벨인 동안 복수의 독출 데이터가 상기 클록에 동기하여 출력되며,
    전원 투입시에, 상기 버스트 제어 신호를 제2 독출 모드 상태로 설정하고, 상기 제1 제어 신호의 활성화 레벨에 응답하여 상기 버스트 제어 신호를 제1 독출 모드 상태로 설정하는 버스트 모드 전환 회로를 포함하는 것을 특징으로 하는 메모리 회로.
  7. 제6항에 있어서, 상기 버스트 모드 전환 회로는 리셋 동작에 응답하여 상기 버스트 제어 신호를 제2 독출 모드 상태로 설정하는 것을 특징으로 하는 메모리 회로.
  8. 제6항에 있어서, 복수의 입력 단자를 더 포함하며,
    제3 제어 신호가 활성화 레벨일 때에, 상기 복수의 입력 단자에 공급되는 소거 또는 기록 커맨드에 응답하여 메모리 셀로의 소거 또는 기록이 행해지고,
    상기 버스트 모드 전환 회로는 상기 제3 제어 신호의 활성화 레벨에 응답하여 상기 버스트 제어 신호를 제2 독출 모드 상태로 설정하는 것을 특징으로 하는 메모리 회로.
  9. 제8항에 있어서, 상기 버스트 모드 전환 회로는 상기 제3 제어 신호가 활성화 레벨일 때에 상기 복수의 입력 단자에 공급되는 소정의 커맨드에 응답하여 모드 전환 상태가 되고, 상기 모드 전환 상태일 때에 상기 복수의 입력 단자 중 어느 한 입력 단자에 공급되는 모드 전환 신호에 응답하여 상기 버스트 제어 신호를 이 모드 전환 신호에 대응한 제1 또는 제2 독출 모드로 추가로 전환 설정하는 것을 특징으로 하는 메모리 회로.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서, 전원이 투입되지 않은 상태에서도 기억 데이터를 유지하는 비휘발성 메모리를 포함하는 것을 특징으로 하는 메모리 회로.
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