JP2000173274A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000173274A JP2000173274A JP34422798A JP34422798A JP2000173274A JP 2000173274 A JP2000173274 A JP 2000173274A JP 34422798 A JP34422798 A JP 34422798A JP 34422798 A JP34422798 A JP 34422798A JP 2000173274 A JP2000173274 A JP 2000173274A
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Abstract
(57)【要約】
【課題】 メモリセルの閾値が、規格値近傍に存在する
に場合、書き込み判定結果がばらつくため、メモリセル
の閾値を余分に高く上げる必要があり、信頼性に欠け、
消去時間の増加という問題が発生するが、本発明では、
メモリセルの閾値を余分に上げず、安定した書き込み判
定を実現させる。 【解決手段】 メモリセル1−1は、ビット線BL1,
選択ゲート3を介して、センスアンプ4及び書き込み回
路5に接続される。センスアンプ4の出力ROUTは、
フリップフロップ回路6及びOR回路11に入力され、
フリップフロップ回路6の出力は、OR回路11,NO
R回路12を介してフリップフロップ回路6のイネーブ
ル及びインバーター13を介して書き込み回路5に入力
される。一方、書き込み回路5には、書き込みデータラ
ッチ回路7を介した入出力バスDIOの値と、フリップ
フロップ回路6からの出力信号が入力される。
に場合、書き込み判定結果がばらつくため、メモリセル
の閾値を余分に高く上げる必要があり、信頼性に欠け、
消去時間の増加という問題が発生するが、本発明では、
メモリセルの閾値を余分に上げず、安定した書き込み判
定を実現させる。 【解決手段】 メモリセル1−1は、ビット線BL1,
選択ゲート3を介して、センスアンプ4及び書き込み回
路5に接続される。センスアンプ4の出力ROUTは、
フリップフロップ回路6及びOR回路11に入力され、
フリップフロップ回路6の出力は、OR回路11,NO
R回路12を介してフリップフロップ回路6のイネーブ
ル及びインバーター13を介して書き込み回路5に入力
される。一方、書き込み回路5には、書き込みデータラ
ッチ回路7を介した入出力バスDIOの値と、フリップ
フロップ回路6からの出力信号が入力される。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性記憶を実
現する半導体記憶装置に関するものである。
現する半導体記憶装置に関するものである。
【0002】
【従来の技術】フラッシュメモリは図3のメモリセルの
閾値(横軸)とデータ(縦軸)の関係に示すように、メ
モリセルトランジスタの閾値(Vt)を変化させること
によりデータ‘0’,データ‘1’を記録する不揮発性
メモリである。
閾値(横軸)とデータ(縦軸)の関係に示すように、メ
モリセルトランジスタの閾値(Vt)を変化させること
によりデータ‘0’,データ‘1’を記録する不揮発性
メモリである。
【0003】通常、情報の書き換え動作としては、消去
動作によりメモリセルトランジスタ全体の閾値を下げ、
消去状態(データ‘1’)にした後、所定のビットに関
してホットエレクトロン注入により、閾値を上昇させ、
書き込み状態(データ‘0’)に設定することにより行
う。書き込み状態の閾値の設定は、規定した閾値まで書
き込まれたことを保証するために、規定した閾値より高
く設定される。このとき、書き込み動作をする上で、こ
の高く設定された閾値(VTP)を大幅に超えた場合、
信頼性に欠け、消去時間の増大等の問題が発生する。こ
のため、書き込み動作を複数回に分け、書き込み動作の
合間にデータを読み出し、読み出されたデータが‘0’
になるまで繰り返し行われる。以下に従来の書き込み判
定回路について説明する。
動作によりメモリセルトランジスタ全体の閾値を下げ、
消去状態(データ‘1’)にした後、所定のビットに関
してホットエレクトロン注入により、閾値を上昇させ、
書き込み状態(データ‘0’)に設定することにより行
う。書き込み状態の閾値の設定は、規定した閾値まで書
き込まれたことを保証するために、規定した閾値より高
く設定される。このとき、書き込み動作をする上で、こ
の高く設定された閾値(VTP)を大幅に超えた場合、
信頼性に欠け、消去時間の増大等の問題が発生する。こ
のため、書き込み動作を複数回に分け、書き込み動作の
合間にデータを読み出し、読み出されたデータが‘0’
になるまで繰り返し行われる。以下に従来の書き込み判
定回路について説明する。
【0004】図4は従来技術における書き込み判定回路
を示す。メモリセル1−1,1−2に対してビット線B
L1,BL2が各々接続されており、ビット線BL1は
選択ゲート3を介して、センスアンプ(SA)4及び書
き込み回路5にそれぞれ接続される。そしてセンスアン
プ(SA)4は出力バッファー8を介して、入出力バス
DIOに接続される。一方、書き込み回路5には、書き
込みデータラッチ回路(LAT)7を介した入出力バス
DIOの値と、判定データラッチ回路(LAT)10を
介したセンスアンプ4の出力ROUTの値が入力され
る。
を示す。メモリセル1−1,1−2に対してビット線B
L1,BL2が各々接続されており、ビット線BL1は
選択ゲート3を介して、センスアンプ(SA)4及び書
き込み回路5にそれぞれ接続される。そしてセンスアン
プ(SA)4は出力バッファー8を介して、入出力バス
DIOに接続される。一方、書き込み回路5には、書き
込みデータラッチ回路(LAT)7を介した入出力バス
DIOの値と、判定データラッチ回路(LAT)10を
介したセンスアンプ4の出力ROUTの値が入力され
る。
【0005】次に図5の動作タイミングを用いて、図4
の書き込み判定回路による書き込み動作を説明する。
の書き込み判定回路による書き込み動作を説明する。
【0006】まず、時間T1において、デコード線YS
Wが立ち上がることにより、センスアンプ4の入力PG
とビット線BL1とが接続される。さらに、ワード線W
Lが立ち上がり、センスアンプ4の起動信号NSAA
と、判定時の制御信号NJXがアクティブとなることに
より、メモリセル1−1のVT値はセンスアンプ(S
A)4にて判定される。センスアンプ(SA)4では、
書き込み不足の場合‘L’が、書き込み完了の場合
‘H’が出力ROUTされるように調整されている。出
力バッファー8ではセンスアンプ(SA)4の出力RO
UTの結果を受けて書き込み不足データ‘1’,書き込
み完了データ‘0’を入出力バスDIOに出力する。
Wが立ち上がることにより、センスアンプ4の入力PG
とビット線BL1とが接続される。さらに、ワード線W
Lが立ち上がり、センスアンプ4の起動信号NSAA
と、判定時の制御信号NJXがアクティブとなることに
より、メモリセル1−1のVT値はセンスアンプ(S
A)4にて判定される。センスアンプ(SA)4では、
書き込み不足の場合‘L’が、書き込み完了の場合
‘H’が出力ROUTされるように調整されている。出
力バッファー8ではセンスアンプ(SA)4の出力RO
UTの結果を受けて書き込み不足データ‘1’,書き込
み完了データ‘0’を入出力バスDIOに出力する。
【0007】次に時間T2において、ワード線WL,デ
コード線YSWが立ち下がり、センスアンプ4の起動信
号NSAAと、判定時の制御信号NJXが非アクティブ
となり、判定動作が完了する。それと同時に判定データ
ラッチ信号BBが立ち下がることにより、立ち下がりエ
ッジで判定結果を判定データラッチ回路(LAT)10
に保持する。
コード線YSWが立ち下がり、センスアンプ4の起動信
号NSAAと、判定時の制御信号NJXが非アクティブ
となり、判定動作が完了する。それと同時に判定データ
ラッチ信号BBが立ち下がることにより、立ち下がりエ
ッジで判定結果を判定データラッチ回路(LAT)10
に保持する。
【0008】時間T3においては、書き込みデータが入
出力バスDIOに印加される。ここで、書き込み不足デ
ータ‘1’が出力された場合は、もう一度同じデータが
入出力バスDIOに印加されるように設定される。
出力バスDIOに印加される。ここで、書き込み不足デ
ータ‘1’が出力された場合は、もう一度同じデータが
入出力バスDIOに印加されるように設定される。
【0009】次に、時間T4において書き込み動作を行
う。書き込み動作は、通常複数ビット単位で行われる
が、ビット間ばらつきにより、書き込みが速い(メモリ
セルトランジスタの閾値(VT)が書き込み完了となる
閾値(VTP)を超えるまでの時間が短い。)ビットと
遅いビットが存在する。
う。書き込み動作は、通常複数ビット単位で行われる
が、ビット間ばらつきにより、書き込みが速い(メモリ
セルトランジスタの閾値(VT)が書き込み完了となる
閾値(VTP)を超えるまでの時間が短い。)ビットと
遅いビットが存在する。
【0010】書き込み動作は、書き込み判定において遅
いビットが書き込み完了になるまで行われるため、書き
込みの速いメモリセルの閾値は書き込み完了となる閾値
(VTP)より非常に高くなり、信頼性において好まし
くない。
いビットが書き込み完了になるまで行われるため、書き
込みの速いメモリセルの閾値は書き込み完了となる閾値
(VTP)より非常に高くなり、信頼性において好まし
くない。
【0011】このため、図4の書き込み判定回路では、
ビット毎に、書き込み完了のメモリセルに対しては、メ
モリセルのドレインにVDDが印加されないような回路
となっている。
ビット毎に、書き込み完了のメモリセルに対しては、メ
モリセルのドレインにVDDが印加されないような回路
となっている。
【0012】まず、入力データラッチ信号PLがアクテ
ィブになり、入出力バスDIO上のデータが書き込みデ
ータラッチ回路(LAT)7に保持される。
ィブになり、入出力バスDIO上のデータが書き込みデ
ータラッチ回路(LAT)7に保持される。
【0013】そして、判定データラッチ回路(LAT)
10で保持されるデータBBDと、書き込みデータラッ
チ回路(LAT)7中のデータPLD、書き込み制御信
号WRが書き込み回路5で処理され、以下の値のYG信
号を発生する。
10で保持されるデータBBDと、書き込みデータラッ
チ回路(LAT)7中のデータPLD、書き込み制御信
号WRが書き込み回路5で処理され、以下の値のYG信
号を発生する。
【0014】 WR=L :YG=Hiz (1) WR=H BBD=L :YG=Hiz (2) WR=H BBD=H PLD=L:YG=Hiz (3) WR=H BBD=H PLD=H:YG=VDD (4) そして、選択ゲート3を介して、YG信号によりメモリ
セル1−1のドレインにVDDを印加する。
セル1−1のドレインにVDDを印加する。
【0015】ここで、(1)は、書き込み動作禁止状態
であり、メモリセルの閾値(VT)は上昇しない。
であり、メモリセルの閾値(VT)は上昇しない。
【0016】(2)は、書き込み判定の結果、データが
‘0’(書き込み完了)となる場合であり、BBD=L
となり、YG信号はHizとなる。このとき、メモリセ
ル1−1に対してドレインはHizになり、メモリセル
1−1の閾値(VT)は上昇しない。
‘0’(書き込み完了)となる場合であり、BBD=L
となり、YG信号はHizとなる。このとき、メモリセ
ル1−1に対してドレインはHizになり、メモリセル
1−1の閾値(VT)は上昇しない。
【0017】(3)は、書き込み判定の結果、データが
‘1’(書き込み不足)となる場合であり、BBD=H
となるが、入力データ値が1であるため、YG信号はH
izとなる。このとき、メモリセル1−1に対してドレ
インはHizとなり、メモリセルの閾値(VT)は上昇
しない。
‘1’(書き込み不足)となる場合であり、BBD=H
となるが、入力データ値が1であるため、YG信号はH
izとなる。このとき、メモリセル1−1に対してドレ
インはHizとなり、メモリセルの閾値(VT)は上昇
しない。
【0018】(4)は、書き込み判定の結果、データが
‘1’(書き込み不足)となる場合であり、BBD=H
となり、入力データ値が‘0’であるため、YG信号は
VDDとなる。このときメモリセル1−1に対してドレ
インはVDDとなり、メモリセルの閾値(VT)が上昇
する。
‘1’(書き込み不足)となる場合であり、BBD=H
となり、入力データ値が‘0’であるため、YG信号は
VDDとなる。このときメモリセル1−1に対してドレ
インはVDDとなり、メモリセルの閾値(VT)が上昇
する。
【0019】以上のように、判定データにより、ビット
毎に書き込みを制御することができる。
毎に書き込みを制御することができる。
【0020】最後に、時間T5において、書き込み制御
信号WR,ワード線WL,デコード線YSWを下げ、書
き込みを終了する。
信号WR,ワード線WL,デコード線YSWを下げ、書
き込みを終了する。
【0021】以上述べた書き込み動作は、入出力バスD
IO=‘0’が出力されるまでN回繰り返される。
IO=‘0’が出力されるまでN回繰り返される。
【0022】この書き込み判定回路では、メモリ外部に
対しては、書き込みが完了したか、再度追加で書き込み
動作を行う必要があるか否かの判定結果を出力すること
ができない。このため、入出力バスDIOを介して、デ
ータを出力し、メモリ外部で再度書き込みをするか否か
を判定している。すなわちメモリ内部の制御信号をメモ
リ外部から入力しているため、メモリ内部の制御信号は
メモリ外部の制御信号より遅く、メモリ内部の判定結果
を出力しても間に合わない。この結果、書き込みの判定
をメモリ内部とメモリ外部の2箇所で行う必要がある。
対しては、書き込みが完了したか、再度追加で書き込み
動作を行う必要があるか否かの判定結果を出力すること
ができない。このため、入出力バスDIOを介して、デ
ータを出力し、メモリ外部で再度書き込みをするか否か
を判定している。すなわちメモリ内部の制御信号をメモ
リ外部から入力しているため、メモリ内部の制御信号は
メモリ外部の制御信号より遅く、メモリ内部の判定結果
を出力しても間に合わない。この結果、書き込みの判定
をメモリ内部とメモリ外部の2箇所で行う必要がある。
【0023】このとき、書き込み判定時のメモリセルの
閾値が判定レベルの閾値(VTP)の近傍にあった場
合、センスアンプ(SA)4の出力ROUTがばらつ
き、安定せず、入出力バスDIOを介して外部に出力さ
れるデータと、内部で判定される判定データラッチ回路
(LAT)10に保持されるデータ値が異なり、不具合
が発生する。
閾値が判定レベルの閾値(VTP)の近傍にあった場
合、センスアンプ(SA)4の出力ROUTがばらつ
き、安定せず、入出力バスDIOを介して外部に出力さ
れるデータと、内部で判定される判定データラッチ回路
(LAT)10に保持されるデータ値が異なり、不具合
が発生する。
【0024】例えば、DIO=‘1’(書き込み不足)
でBBD=‘H’(書き込み完了)の場合について説明
する。DIO=‘1’であるため、外部からは書き込み
不足と判定し、書き込み動作を行うが、BBD=‘H’
であるため、前記説明により、メモリセルの閾値(V
T)は上昇しない。メモリセルの閾値(VT)が上昇し
なければ、次の判定動作においても、DIO=‘1’と
なる可能性が大きく、DIO=‘1’が出力される限
り、書き込み動作を繰り返すことになる。この結果、書
き込み回数はN+αとなり、また、αが規定数を超えた
場合は、良品を不良判定することになる。
でBBD=‘H’(書き込み完了)の場合について説明
する。DIO=‘1’であるため、外部からは書き込み
不足と判定し、書き込み動作を行うが、BBD=‘H’
であるため、前記説明により、メモリセルの閾値(V
T)は上昇しない。メモリセルの閾値(VT)が上昇し
なければ、次の判定動作においても、DIO=‘1’と
なる可能性が大きく、DIO=‘1’が出力される限
り、書き込み動作を繰り返すことになる。この結果、書
き込み回数はN+αとなり、また、αが規定数を超えた
場合は、良品を不良判定することになる。
【0025】この不具合に対し、センスアンプ(SA)
4の出力を安定させた従来の対策回路を図6に示す。図
6において、メモリセル1−1,1−2に対してビット
線BL1,BL2が各々接続されており、ビット線BL
1は選択ゲート3を介して、センスアンプ(SA)4及
び書き込み回路5にそれぞれ接続される。そしてセンス
アンプ(SA)4は出力バッファー8を介して、入出力
バスDIOに接続される。一方、書き込み回路5には、
書き込みデータラッチ回路(LAT)7を介した入出力
バスDIOの値と、判定データラッチ回路(LAT)1
0、追加書き込み用フリップフロップ回路(FF)9を
介したセンスアンプ4の出力ROUTの値が入力され
る。
4の出力を安定させた従来の対策回路を図6に示す。図
6において、メモリセル1−1,1−2に対してビット
線BL1,BL2が各々接続されており、ビット線BL
1は選択ゲート3を介して、センスアンプ(SA)4及
び書き込み回路5にそれぞれ接続される。そしてセンス
アンプ(SA)4は出力バッファー8を介して、入出力
バスDIOに接続される。一方、書き込み回路5には、
書き込みデータラッチ回路(LAT)7を介した入出力
バスDIOの値と、判定データラッチ回路(LAT)1
0、追加書き込み用フリップフロップ回路(FF)9を
介したセンスアンプ4の出力ROUTの値が入力され
る。
【0026】次に、図5の動作タイミングを用いて、図
6の従来の対策回路動作を説明する。
6の従来の対策回路動作を説明する。
【0027】まず、時間T1において、デコード線YS
Wが立ち上がることにより、センスアンプ(SA)4の
入力PGとビット線BL1とが接続される。さらに、ワ
ード線WLが立ち上がり、センスアンプ(SA)4の起
動信号NSAAと、判定時の制御信号NJXがアクティ
ブとなることにより、メモリセル1−1のVT値はセン
スアンプ(SA)4にて判定される。センスアンプ(S
A)4では、書き込み不足の場合‘L’が、書き込み完
了の場合‘H’がセンスアンプ4の出力ROUTとして
出力されるように調整されている。出力バッファー8で
はセンスアンプ4の出力ROUTの結果を受けて書き込
み不足データ‘1’、書き込み完了データ‘0’を入出
力バスDIOに出力する。
Wが立ち上がることにより、センスアンプ(SA)4の
入力PGとビット線BL1とが接続される。さらに、ワ
ード線WLが立ち上がり、センスアンプ(SA)4の起
動信号NSAAと、判定時の制御信号NJXがアクティ
ブとなることにより、メモリセル1−1のVT値はセン
スアンプ(SA)4にて判定される。センスアンプ(S
A)4では、書き込み不足の場合‘L’が、書き込み完
了の場合‘H’がセンスアンプ4の出力ROUTとして
出力されるように調整されている。出力バッファー8で
はセンスアンプ4の出力ROUTの結果を受けて書き込
み不足データ‘1’、書き込み完了データ‘0’を入出
力バスDIOに出力する。
【0028】次に時間T2において、ワード線WL,デ
コード線YSWが立ち下がり、センスアンプ起動信号N
SAAと、判定時の制御信号NJXが非アクティブとな
り、判定動作が完了する。それと同時に判定データラッ
チ信号BBが立ち下がることにより、立ち下がりエッジ
で判定結果を判定データラッチ回路(LAT)10に保
持する。
コード線YSWが立ち下がり、センスアンプ起動信号N
SAAと、判定時の制御信号NJXが非アクティブとな
り、判定動作が完了する。それと同時に判定データラッ
チ信号BBが立ち下がることにより、立ち下がりエッジ
で判定結果を判定データラッチ回路(LAT)10に保
持する。
【0029】時間T3においては、書き込みデータが入
出力バスDIOに印加される。ここで、書き込み不足デ
ータ‘1’が出力された場合は、もう一度同じデータが
入出力バスDIOに印加されるように設定される。
出力バスDIOに印加される。ここで、書き込み不足デ
ータ‘1’が出力された場合は、もう一度同じデータが
入出力バスDIOに印加されるように設定される。
【0030】次に、時間T4において書き込み動作を行
う。判定データラッチ回路(LAT)10の出力は、直
接書き込み回路5に出力されず、フリップフロップ回路
(FF)9の直前で止まる。そして、次の書き込み動作
で、書き込み回路5に入力される。
う。判定データラッチ回路(LAT)10の出力は、直
接書き込み回路5に出力されず、フリップフロップ回路
(FF)9の直前で止まる。そして、次の書き込み動作
で、書き込み回路5に入力される。
【0031】最後に時間T5において書き込みを終了す
る。
る。
【0032】ここで、入出力バスDIO=‘1’でBB
D=‘H’であっても書き込み回路5の入力は‘L’で
あるため、フリップフロップ回路(FF)9の1回分追
加書き込みが可能となる。再度書き込みを繰り返すこと
により、書き込み判定時のメモリセルの閾値は、図7に
示す対策後のメモリセル閾値のようにVT1の値まで上
がり、判定レベルの閾値(VTP)の近傍から外れ、セ
ンスアンプ4の出力は安定してデータ‘0’を出すこと
になる。ただし、この場合の書き込み回数は、追加書き
込み分1回分が増え、N+1となる。
D=‘H’であっても書き込み回路5の入力は‘L’で
あるため、フリップフロップ回路(FF)9の1回分追
加書き込みが可能となる。再度書き込みを繰り返すこと
により、書き込み判定時のメモリセルの閾値は、図7に
示す対策後のメモリセル閾値のようにVT1の値まで上
がり、判定レベルの閾値(VTP)の近傍から外れ、セ
ンスアンプ4の出力は安定してデータ‘0’を出すこと
になる。ただし、この場合の書き込み回数は、追加書き
込み分1回分が増え、N+1となる。
【0033】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置では、メモリセルの閾値をセンスアンプの
出力が安定するところまで、余分に高く上げる必要があ
り、信頼性に欠け、かつ消去時間の増加という問題があ
った。本発明は上記従来の問題点を解決するもので、メ
モリセルの閾値を必要以上に上げることなく、安定して
書き込みを行うことを目的とする。
導体記憶装置では、メモリセルの閾値をセンスアンプの
出力が安定するところまで、余分に高く上げる必要があ
り、信頼性に欠け、かつ消去時間の増加という問題があ
った。本発明は上記従来の問題点を解決するもので、メ
モリセルの閾値を必要以上に上げることなく、安定して
書き込みを行うことを目的とする。
【0034】
【課題を解決するための手段】本発明は上記目的を達成
するために、ビット線を介してメモリセルのドレインノ
ードに接続される接続ゲート選択手段と、前記接続ゲー
ト選択手段に接続されるセンスアンプ手段と、前記セン
スアンプ手段の出力を入出力バスに伝達する出力バッフ
ァーと、前記接続ゲート選択手段に接続される少なくと
も1つ以上のデータ書き込み手段と、前記入出力バスの
データを保持して前記データ書き込み手段に入力するた
めの第1のデータ記憶手段と、前記センスアンプ手段の
出力データを保持して前記データ書き込み手段に入力ま
たは前記入出力バスに出力するための第2のデータ記憶
手段と、前記第2のデータ記憶手段を書き込み毎に初期
化するまたは一定の時間記録データを固定する手段を備
えた構成を有している。
するために、ビット線を介してメモリセルのドレインノ
ードに接続される接続ゲート選択手段と、前記接続ゲー
ト選択手段に接続されるセンスアンプ手段と、前記セン
スアンプ手段の出力を入出力バスに伝達する出力バッフ
ァーと、前記接続ゲート選択手段に接続される少なくと
も1つ以上のデータ書き込み手段と、前記入出力バスの
データを保持して前記データ書き込み手段に入力するた
めの第1のデータ記憶手段と、前記センスアンプ手段の
出力データを保持して前記データ書き込み手段に入力ま
たは前記入出力バスに出力するための第2のデータ記憶
手段と、前記第2のデータ記憶手段を書き込み毎に初期
化するまたは一定の時間記録データを固定する手段を備
えた構成を有している。
【0035】本発明によれば、メモリセルの閾値を余分
に上げずに安定した書き込み判定を行うことができると
いう作用を有する。
に上げずに安定した書き込み判定を行うことができると
いう作用を有する。
【0036】
【発明の実施の形態】以下、本発明の実施の形態を図1
および図2を用いて説明する。
および図2を用いて説明する。
【0037】図1は本発明の実施の形態における書き込
み判定回路を示す図である。図1に示すようにメモリセ
ル1−1,1−2に対してビット線BL1,BL2が各
々接続されており、ビット線BL1は選択ゲート3を介
して、センスアンプ(SA)4及び書き込み回路5にそ
れぞれ接続される。そしてセンスアンプ(SA)4の出
力ROUTは、フリップフロップ回路(FF)6及びO
R回路11に入力される。フリップフロップ回路(F
F)6の出力は、センスアンプ(SA)4の出力ROU
Tが入力されるOR回路11、及びフリップフロップ回
路6のイネーブル信号が入力されるNOR回路12、及
びインバーター13を介して書き込み回路5に入力され
る。一方、書き込み回路5には、書き込みデータラッチ
回路(LAT)7を介した入出力バスDIOの値と、フ
リップフロップ回路(FF)6からの出力信号が入力さ
れる。
み判定回路を示す図である。図1に示すようにメモリセ
ル1−1,1−2に対してビット線BL1,BL2が各
々接続されており、ビット線BL1は選択ゲート3を介
して、センスアンプ(SA)4及び書き込み回路5にそ
れぞれ接続される。そしてセンスアンプ(SA)4の出
力ROUTは、フリップフロップ回路(FF)6及びO
R回路11に入力される。フリップフロップ回路(F
F)6の出力は、センスアンプ(SA)4の出力ROU
Tが入力されるOR回路11、及びフリップフロップ回
路6のイネーブル信号が入力されるNOR回路12、及
びインバーター13を介して書き込み回路5に入力され
る。一方、書き込み回路5には、書き込みデータラッチ
回路(LAT)7を介した入出力バスDIOの値と、フ
リップフロップ回路(FF)6からの出力信号が入力さ
れる。
【0038】次に、図2の動作タイミングを用いて、図
1の書き込み判定回路による書き込み動作を説明する。
1の書き込み判定回路による書き込み動作を説明する。
【0039】まず、時間T1において、フリップフロッ
プ回路(FF)6の初期化を行うためのBBR信号が立
ち上がる。BBR信号が‘H’になることにより、フリ
ップフロップ回路(FF)6のFFOの信号は‘L’、
BBDの信号が‘H’という書き込み前の初期状態に設
定される。
プ回路(FF)6の初期化を行うためのBBR信号が立
ち上がる。BBR信号が‘H’になることにより、フリ
ップフロップ回路(FF)6のFFOの信号は‘L’、
BBDの信号が‘H’という書き込み前の初期状態に設
定される。
【0040】次に時間T2において、選択ゲート3のデ
コード線YSWが立ち上がることにより、センスアンプ
(SA)4の入力PGとビット線BL1とが接続され
る。さらに、ワード線WLが立ち上がり、センスアンプ
4の起動信号NSAA、判定時の制御信号NJXがアク
ティブとなることにより、メモリセル1−1のVT値は
センスアンプ(SA)4にて判定される。
コード線YSWが立ち上がることにより、センスアンプ
(SA)4の入力PGとビット線BL1とが接続され
る。さらに、ワード線WLが立ち上がり、センスアンプ
4の起動信号NSAA、判定時の制御信号NJXがアク
ティブとなることにより、メモリセル1−1のVT値は
センスアンプ(SA)4にて判定される。
【0041】センスアンプ(SA)4では、書き込み不
足の場合‘L’が、書き込み完了の場合‘H’がセンス
アンプ4の出力ROUTとして出力されるように調整さ
れている。
足の場合‘L’が、書き込み完了の場合‘H’がセンス
アンプ4の出力ROUTとして出力されるように調整さ
れている。
【0042】図2のタイミングチャートでは、‘L’が
出力されるものとする。このとき、センスアンプ(S
A)4からの出力ROUTとフリップフロップ回路(F
F)6の出力FFOは、共に‘L’であり、センスアン
プ4の出力ROUTとフリップフロップ回路(FF)6
の出力FFOが入力されるOR回路11は‘L’を出力
する。出力バッファー8ではOR回路11の出力‘L’
の結果を受けて書き込み不足データ‘1’を入出力バス
DIOに出力する。
出力されるものとする。このとき、センスアンプ(S
A)4からの出力ROUTとフリップフロップ回路(F
F)6の出力FFOは、共に‘L’であり、センスアン
プ4の出力ROUTとフリップフロップ回路(FF)6
の出力FFOが入力されるOR回路11は‘L’を出力
する。出力バッファー8ではOR回路11の出力‘L’
の結果を受けて書き込み不足データ‘1’を入出力バス
DIOに出力する。
【0043】次に時間T3において、ワード線WL,デ
コード線YSWが下がり、センスアンプ4の起動信号N
SAA、判定時の制御信号NJXが非アクティブとな
り、判定動作が完了する。同時にフリップフロップ回路
(FF)6に入力される先の判定時の制御信号NJXに
同期したPV信号が立ち下がることにより、PV信号と
FFO信号が入力されるNOR回路12の出力PVCK
が立ち下がり、この立ち下がりエッジで判定結果をフリ
ップフロップ回路(FF)6に保持する。アドレスは入
出力バスDIOの出力‘1’を受けてインクリメントさ
れないものとする。
コード線YSWが下がり、センスアンプ4の起動信号N
SAA、判定時の制御信号NJXが非アクティブとな
り、判定動作が完了する。同時にフリップフロップ回路
(FF)6に入力される先の判定時の制御信号NJXに
同期したPV信号が立ち下がることにより、PV信号と
FFO信号が入力されるNOR回路12の出力PVCK
が立ち下がり、この立ち下がりエッジで判定結果をフリ
ップフロップ回路(FF)6に保持する。アドレスは入
出力バスDIOの出力‘1’を受けてインクリメントさ
れないものとする。
【0044】時間T4においては、書き込みデータが入
出力バスDIOに印加される。この場合、書き込み不足
データ‘1’が出力されたため、再度、同一アドレスの
データ‘0’が入出力バスDIOに印加される。
出力バスDIOに印加される。この場合、書き込み不足
データ‘1’が出力されたため、再度、同一アドレスの
データ‘0’が入出力バスDIOに印加される。
【0045】さらに、WL,YSW,WR,PL信号が
立ち上がり、書き込み動作を行う。フリップフロップ回
路(FF)6の出力は、時間T3のタイミングで‘L’
を保持したため、インバータ13を介して‘H’出力が
書き込み回路5に入力される。書き込み回路5では書き
込みデータラッチ回路(LAT)7の‘H’出力、WR
信号‘H’を受けて、センスアンプ(SA)4のドレイ
ンにVDDを印加し、メモリセルの閾値(VT)を上昇
させる。
立ち上がり、書き込み動作を行う。フリップフロップ回
路(FF)6の出力は、時間T3のタイミングで‘L’
を保持したため、インバータ13を介して‘H’出力が
書き込み回路5に入力される。書き込み回路5では書き
込みデータラッチ回路(LAT)7の‘H’出力、WR
信号‘H’を受けて、センスアンプ(SA)4のドレイ
ンにVDDを印加し、メモリセルの閾値(VT)を上昇
させる。
【0046】時間T5においては、WL,YSW,W
R,PL信号が立ち下がり、書き込み動作を終了する。
アドレスは、次に書き込み判定をするためインクリメン
トされないものとする。
R,PL信号が立ち下がり、書き込み動作を終了する。
アドレスは、次に書き込み判定をするためインクリメン
トされないものとする。
【0047】時間T6においては時間T2と同様な書き
込み判定が行われる。ただし、センスアンプ(SA)4
の出力ROUTは、メモリセルの閾値(VT)が判定レ
ベルの閾値(VTP…図3参照)の近傍にあり、安定し
ていないものとする。
込み判定が行われる。ただし、センスアンプ(SA)4
の出力ROUTは、メモリセルの閾値(VT)が判定レ
ベルの閾値(VTP…図3参照)の近傍にあり、安定し
ていないものとする。
【0048】時間T7は、メモリ外部で判定するタイミ
ングを示したものであり、時間T8はメモリ内部での判
定するタイミングを示したものである。ここで、メモリ
内部の基本クロックは、メモリ外部から入力されてい
る。そのため、メモリ内部の基本クロック信号はメモリ
外部の基本クロックより遅い。また、メモリ内部の制御
信号をメモリ外部の判定結果により作成しているため、
メモリ内部での判定時間T8はメモリ外部の判定時間T
7より必ず遅くなる。そして時間T7と時間T8の判定
時間が異なるため、外部の判定と、内部の判定が異なる
場合がある。各判定結果をセンスアンプ(SA)4の出
力ROUTで示すと以下のようになる。
ングを示したものであり、時間T8はメモリ内部での判
定するタイミングを示したものである。ここで、メモリ
内部の基本クロックは、メモリ外部から入力されてい
る。そのため、メモリ内部の基本クロック信号はメモリ
外部の基本クロックより遅い。また、メモリ内部の制御
信号をメモリ外部の判定結果により作成しているため、
メモリ内部での判定時間T8はメモリ外部の判定時間T
7より必ず遅くなる。そして時間T7と時間T8の判定
時間が異なるため、外部の判定と、内部の判定が異なる
場合がある。各判定結果をセンスアンプ(SA)4の出
力ROUTで示すと以下のようになる。
【0049】 T7:ROUT=‘L’ ,T8:ROUT=‘L’ (1) T7:ROUT=‘L’ ,T8:ROUT=‘H’ (2) T7:ROUT=‘H’ ,T8:ROUT=‘L’ (3) T7:ROUT=‘H’ ,T8:ROUT=‘H’ (4) (1),(4)に示す条件では2つの判定結果が同じで
あり、問題はなく、さらに(3)の条件ではメモリセル
の閾値(VT)が判定レベルの閾値(VTP)の近傍に
きていることが、外部で判定できるため、メモリ書き込
み判定動作としては、問題がない。しかし、(2)の場
合では、外部で書き込み不足、内部で書き込み完了と判
定するため、前記従来の書き込み判定回路での不具合が
発生する。
あり、問題はなく、さらに(3)の条件ではメモリセル
の閾値(VT)が判定レベルの閾値(VTP)の近傍に
きていることが、外部で判定できるため、メモリ書き込
み判定動作としては、問題がない。しかし、(2)の場
合では、外部で書き込み不足、内部で書き込み完了と判
定するため、前記従来の書き込み判定回路での不具合が
発生する。
【0050】図2のタイミングチャートでは不具合が発
生する(2)の条件で設定するものとする。
生する(2)の条件で設定するものとする。
【0051】時間T8では、ワード線WL,デコード線
YSWが立ち下がり、センスアンプ(SA)4の起動信
号NSAA、判定時の制御信号NJXが非アクティブと
なり、判定動作が完了する。また、内部判定となるフリ
ップフロップ回路(FF)6に‘H’が保持され、フリ
ップフロップ回路(FF)6の出力は、NOR回路12
を介して、フリップフロップ回路(FF)6のイネーブ
ル信号を‘L’に固定する。外部判定結果はデータ書き
込み不足なのでアドレスはインクリメントされない。
YSWが立ち下がり、センスアンプ(SA)4の起動信
号NSAA、判定時の制御信号NJXが非アクティブと
なり、判定動作が完了する。また、内部判定となるフリ
ップフロップ回路(FF)6に‘H’が保持され、フリ
ップフロップ回路(FF)6の出力は、NOR回路12
を介して、フリップフロップ回路(FF)6のイネーブ
ル信号を‘L’に固定する。外部判定結果はデータ書き
込み不足なのでアドレスはインクリメントされない。
【0052】時間T9では時間T2と同様に書き込み動
作が行われる。しかし、フリップフロップ回路6の出力
は‘H’が保持されているため、BBD信号が‘L’と
なり、YG信号にVDDが印加されず、メモリセルのド
レインHizとなる。このため、時間T2と異なり、メ
モリセルの閾値は上昇しない。
作が行われる。しかし、フリップフロップ回路6の出力
は‘H’が保持されているため、BBD信号が‘L’と
なり、YG信号にVDDが印加されず、メモリセルのド
レインHizとなる。このため、時間T2と異なり、メ
モリセルの閾値は上昇しない。
【0053】時間T10では、時間T5と同様に書き込
み動作を終了する。
み動作を終了する。
【0054】時間T11では、時間T2と同様な書き込
み判定が行われる。このとき、時間T9でメモリセルの
閾値を上昇させなかったため、センスアンプ(SA)4
の出力ROUTは、時間T6と同様安定していない。し
かし、フリップフロップ回路(FF)6の出力が‘H’
であるため、センスアンプ4の出力ROUTが安定して
いなくてもOR回路11の出力はフリップフロップ回路
(FF)6の‘H’出力に依存され、入出力バスDIO
からは書き込み完了のデータ‘0’が出力される。
み判定が行われる。このとき、時間T9でメモリセルの
閾値を上昇させなかったため、センスアンプ(SA)4
の出力ROUTは、時間T6と同様安定していない。し
かし、フリップフロップ回路(FF)6の出力が‘H’
であるため、センスアンプ4の出力ROUTが安定して
いなくてもOR回路11の出力はフリップフロップ回路
(FF)6の‘H’出力に依存され、入出力バスDIO
からは書き込み完了のデータ‘0’が出力される。
【0055】時間T12では時間T7と異なり、フリッ
プフロップ回路(FF)6の安定した出力‘H’によ
り、書き込み完了のデータ‘0’が判定される。
プフロップ回路(FF)6の安定した出力‘H’によ
り、書き込み完了のデータ‘0’が判定される。
【0056】時間T13では時間T3と同様に書き込み
判定動作を終了する。フリップフロップ回路(FF)6
のイネーブル信号は既に‘L’固定されているため、再
度データをラッチしない。また、メモリ外部で書き込み
完了を判定したため、アドレスがインクリメントされ
る。
判定動作を終了する。フリップフロップ回路(FF)6
のイネーブル信号は既に‘L’固定されているため、再
度データをラッチしない。また、メモリ外部で書き込み
完了を判定したため、アドレスがインクリメントされ
る。
【0057】時間T14ではアドレスインクリメントを
受けて書き込み判定回路を初期化するための信号BBR
が立ち上がる。
受けて書き込み判定回路を初期化するための信号BBR
が立ち上がる。
【0058】時間T15では時間T2と同様な動作をイ
ンクリメントしたアドレスについて行う。以降同一の動
作が繰り返されることになる。
ンクリメントしたアドレスについて行う。以降同一の動
作が繰り返されることになる。
【0059】このようにメモリ内部とメモリ外部の判定
が異なった場合には、データをラッチする回数1回を加
え、N+1回でメモリの書き込み動作を完了する。
が異なった場合には、データをラッチする回数1回を加
え、N+1回でメモリの書き込み動作を完了する。
【0060】
【発明の効果】以上説明したように本発明は、メモリセ
ルの閾値を判定するセンスアンプ回路の出力をフリップ
フロップ回路でラッチすることにより、メモリセルの閾
値を必要以上に上げることなく、書き込み動作を安定し
て行うことができる半導体記憶装置を実現するものであ
る。
ルの閾値を判定するセンスアンプ回路の出力をフリップ
フロップ回路でラッチすることにより、メモリセルの閾
値を必要以上に上げることなく、書き込み動作を安定し
て行うことができる半導体記憶装置を実現するものであ
る。
【図1】本発明の実施の形態における書き込み判定回路
を示す図
を示す図
【図2】本発明の実施の形態における書き込み判定回路
の動作タイミングを示すタイミングチャート
の動作タイミングを示すタイミングチャート
【図3】メモリセルの閾値とデータの関係を示す図
【図4】従来技術における書き込み判定回路を示す図
【図5】従来技術における書き込み判定回路の動作タイ
ミングを示すタイミングチャート
ミングを示すタイミングチャート
【図6】従来技術における対策後の書き込み判定回路を
示す図
示す図
【図7】従来技術における対策後のメモリセル閾値を示
す図
す図
1−1,1−2 メモリセル 3 選択ゲート 4 センスアンプ(SA) 5 書き込み回路 6,9 フリップフロップ回路 7 書き込みデータラッチ回路 8 出力バッファー 10 判定データラッチ回路 11 OR回路 12 NOR回路 13 インバーター
Claims (2)
- 【請求項1】 メモリセルと、ビット線を介して前記メ
モリセルのドレインノードに接続されるセンスアンプ回
路と、前記センスアンプ回路の出力結果を記憶する複数
の記憶手段と、前記センスアンプ回路から出力されるデ
ータ及び前記複数の記憶手段から出力されるデータ受け
て書き込み判定をする回路と、前記複数の記憶手段を書
き込み毎に初期化するまたは一定の時間記憶データを固
定する回路とを備えたことを特徴とする半導体記憶装
置。 - 【請求項2】 メモリセルと、ビット線を介して前記メ
モリセルのドレインノードに接続されるセンスアンプ回
路と、前記センスアンプ回路の出力結果を記憶する複数
の記憶手段と、前記複数の記憶手段からの出力結果でメ
モリセルのドレインノードに電圧を印加するか否かを制
御する回路と、前記複数の記憶手段からの出力結果によ
り、前記センスアンプ回路の出力を安定化する回路とを
備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34422798A JP2000173274A (ja) | 1998-12-03 | 1998-12-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34422798A JP2000173274A (ja) | 1998-12-03 | 1998-12-03 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000173274A true JP2000173274A (ja) | 2000-06-23 |
Family
ID=18367622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP34422798A Pending JP2000173274A (ja) | 1998-12-03 | 1998-12-03 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000173274A (ja) |
-
1998
- 1998-12-03 JP JP34422798A patent/JP2000173274A/ja active Pending
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