KR19990085622A - 반도체 장치의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 반도체 기판 상에 게이트 산화막을 사이에 두고, 게이트 패턴이 형성된다. 게이트 패턴의 양측벽에 게이트 스페이서가 형성된다. 게이트 스페이서 양측의 반도체 기판 상에 소오스/드레인 불순물 이온이 주입된다. 게이트 스페이서의 일부가 식각 되어 게이트 스페이서의 폭이 감소된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 소오스/드레인 불순물 이온주입 공정 후, 추가로 게이트 스페이서를 더 식각 함으로써, 소오스와 드레인간의 길이 마진을 확보할 수 있고, 동시에 후속 절연층 형성시 좁은 게이트 스페이서 사이의 영역에서 발생되는 보이드를 방지할 수 있으며, 인접한 게이트 스페이서 사이의 간격의 증가로 콘택 크기 마진을 확보할 수 있다.

Description

반도체 장치의 제조 방법(A METHOD OF FABRICATING SEMICONDUCTOR DEVICE)

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 소오스(source)와 드레인(drain) 간의 길이 마진(length margin)을 확보하고, 동시에 콘택 크기 마진(contact size margin)을 확보하는 반도체 장치의 제조 방법에 관한 것이다.

반도체 장치가 고집적화 됨에 따라, 게이트 패턴의 선폭(critical dimension)이 더욱 작아지게 되고, 이로 인해 숏 채널 효과(short channel effect)가 증가하게 된다. 이를 개선하기 위해, 게이트 패턴의 양측에 게이트 스페이서를 형성한 후, 소오스/드레인 영역을 정의하게 된다.

도 1은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.

도 1을 참조하면, 반도체 장치의 제조 방법은 먼저, 반도체 기판(1) 상에 게이트 산화막(2)을 사이에 두고, 게이트 패턴(4)이 형성된다. 상기 게이트 패턴(4)은 게이트 전극(4a) 및 게이트 마스크(4b)를 포함한다. 절연 물질이 건식 식각 되어 상기 게이트 패턴(4)의 양측벽에 게이트 스페이서(5)가 형성된다. 상기 반도체 기판(1) 전면에 절연층(6)이 증착 된다.

그러나, 셀 피치(cell pitch)가 점점 감소함에 따라, 인접한 게이트 스페이서(5) 사이의 간격(a)이 더욱 감소되어 상기 절연층(6) 증착시 보이드(7)가 발생된다.

또한, 게이트 스페이서(5) 사이에 콘택(contact)을 형성할 경우, 좁은 공간으로 인해 콘택 저항이 증가하거나 콘택 낫 오픈(contact not open) 현상 등이 발생하게 된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 소오스와 드레인간의 길이 마진을 확보할 수 있고, 후속 절연층 형성시 좁은 게이트 스페이서 사이의 영역에서 발생되는 보이드를 방지할 수 있으며, 콘택 크기 마진을 확보할 수 있는 반도체 장치의 제조 방법을 제공함에 그 목적이 있다.

도 1은 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도;

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도.

* 도면의 주요 부분에 대한 부호의 설명

1, 10 : 반도체 기판 2, 12 : 게이트 산화막

4a, 14a : 게이트 전극 4b, 14b : 게이트 마스크

4, 14 : 게이트 패턴 5, 16a, 16a' : 게이트 스페이서

6, 18 : 절연층 7 : 보이드

(구성)

상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 산화막을 두고, 게이트 패턴을 형성하는 단계; 상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서 양측의 반도체 기판 상에 소오스/드레인 불순물 이온을 주입하는 단계; 상기 게이트 스페이서의 일부를 식각 하여 게이트 스페이서의 폭을 감소시키는 단계를 포함한다.

(작용)

도 2f를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 제조 방법은, 소오스/드레인 불순물 이온주입 공정 후, 추가로 게이트 스페이서 식각 공정이 수행된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 소오스와 드레인간의 길이 마진을 확보할 수 있고, 동시에 후속 절연층 형성시 좁은 게이트 스페이서 사이의 영역에서 발생되는 보이드를 방지할 수 있으며, 인접한 게이트 스페이서 사이의 간격의 증가로 콘택 크기 마진을 확보할 수 있다.

(실시예)

이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 공정들을 순차적으로 보여주는 단면도이다.

도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 제조 방법은 먼저, 반도체 기판(10) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자 격리막(도면에 미도시)이 형성된다. 상기 소자격리는 LOCOS(local oxidation of silicon) 공정 내지 STI(shallow trench isolation) 공정으로 형성된다. 상기 반도체 기판(10) 상에 게이트 산화막(12)을 사이에 두고 게이트 패턴(14)이 형성된다.

상기 게이트 패턴(14)은 이 분야에서 잘 알려진 사진 식각(photolithography) 공정을 통해 형성되고, 게이트 전극(14a) 및 게이트 전극(14a) 상에 형성된 게이트 마스크(14b)를 포함한다. 상기 게이트 전극(14a)은 예를 들어, 폴리실리콘으로 형성되고, 상기 게이트 마스크(14b)는 예를 들어, 질화막으로 형성된다. 상기 게이트 마스크(14b)는 1000Å 내지 2000Å의 두께 범위 내로 형성된다.

도 2b 및 도 2c에 있어서, 상기 게이트 패턴(14)을 포함하여 반도체 기판(10) 상에 게이트 스페이서 형성을 위한 절연층(16) 예를 들어, 질화막이 형성된다. 상기 절연층(16)은 500Å 내지 1000Å의 두께 범위를 갖도록 형성된다.

상기 절연층(16)이 에치 백(etch-back) 공정 등으로 식각 되어 게이트 스페이서(16a)가 형성된다. 상기 게이트 스페이서(16a)는 300Å 내지 1000Å의 두께 범위를 갖도록 형성된다. 인접한 게이트 스페이서(16a) 사이의 간격(a)은 소자의 고집적화로 인해 비교적 좁게 형성된다.

상기 게이트 스페이서(16a) 양측의 반도체 기판(10) 상에 도 2d에서와 같이, 소오스/드레인 불순물 이온(18)이 주입된다.

다음, 도 2e를 참조하면, 본 발명에 따른 신규한 공정으로서, 상기 게이트 스페이서(16a)의 일부가 추가로 더 식각 된다. 그러면, 상대적으로 더 좁은 폭을 갖는 게이트 스페이서(16a')가 형성된다.

상기 게이트 스페이서(16a')는 건식 식각에 의해 형성되고, 상기 식각 공정 이전의 게이트 스페이서(16a) 보다 예를 들어, 100Å 내지 400Å 정도 그 폭이 감소되도록 형성된다. 또는, 상기 게이트 스페이서(16a')는 습식 식각(인산 스트립, H₃PO₄strip)에 의해 형성되고, 상기 식각 공정 이전의 게이트 스페이서(16a) 보다 예를 들어, 100Å 내지 700Å 정도 그 폭이 감소되도록 형성된다.

결과적으로, 인접한 게이트 스페이서(16a') 사이의 간격(b)이 게이트 스페이서의 식각량만큼 증가된다. 인접한 게이트 스페이서 사이의 간격의 증가는 콘택 크기 마진의 증가를 나타낸다.

한편, 상기 게이트 스페이서 추가 식각 공정 전에 활성 영역의 식각을 감소시키기 위해 열처리 공정을 더 수행할 수 있다. 또한, 상기 게이트 스페이서 추가 식각 공정시 게이트 마스크(14b)의 식각을 감소시키기 위해 상기 게이트 마스크(14b)의 상부층을 게이트 스페이서와 서로 다른 절연 물질 예를 들어, 게이트 스페이서와 식각 선택비를 갖는 물질로 형성할 수 있다.

마지막으로, 상기 반도체 기판(10) 전면에 절연층(18)이 증착 된다. 그러면, 상기 식각 공정에 의해 인접한 게이트 스페이서(16a') 사이의 간격이 증가되어 도 2f에 도시된 바와 같이, 보이드 발생없이 게이트 스페이서 사이에 상기 절연층(18)이 채워진다.

본 발명은 소오스/드레인 불순물 이온주입 공정 후, 추가로 게이트 스페이서를 더 식각 함으로써, 소오스와 드레인간의 길이 마진을 확보할 수 있고, 동시에 후속 절연층 형성시 좁은 게이트 스페이서 사이의 영역에서 발생되는 보이드를 방지할 수 있으며, 인접한 게이트 스페이서 사이의 간격의 증가로 콘택 크기 마진을 확보할 수 있는 효과가 있다.

Claims (3)

1. 반도체 기판 상에 게이트 산화막을 두고, 게이트 패턴을 형성하는 단계;

   상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계;

   상기 게이트 스페이서 양측의 반도체 기판 상에 소오스/드레인 불순물 이온을 주입하는 단계;

   상기 게이트 스페이서의 일부를 식각 하여 게이트 스페이서의 폭을 감소시키는 단계를 포함하는 반도체 장치의 제조 방법.
2. 제 1 항에 있어서,

   상기 게이트 스페이서 식각 공정은, 건식 식각 및 습식 식각 중 어느 하나로 수행되는 반도체 장치의 제조 방법.
3. 제 1 항에 있어서,

   상기 게이트 스페이서는, 300Å 내지 1000Å 범위 내의 폭을 갖도록 형성되고, 상기 게이트 스페이서 식각 공정에 의해 그 폭이 100Å 내지 700Å 정도 감소되는 반도체 장치의 제조 방법.