KR19990077847A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR19990077847A
KR19990077847A KR1019990008420A KR19990008420A KR19990077847A KR 19990077847 A KR19990077847 A KR 19990077847A KR 1019990008420 A KR1019990008420 A KR 1019990008420A KR 19990008420 A KR19990008420 A KR 19990008420A KR 19990077847 A KR19990077847 A KR 19990077847A
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고가히로끼
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

MOS 트랜지스터의 열화된 스위칭 특성 또는 게이트 산화물막의 열화된 장기간 신뢰성, 소자 영역의 견부를 노출시키는 리세스를 형성하기 위해 소자 영역에 인접한 트랜치 외주의 실리콘 산화물막의 과도한 에칭으로 인해 발생하는 게이트 전극 및 실리콘 기판 간의 증가된 누설 전류 또는 열화된 게이트 내압같은 결함이 없는 반도체 소자 및 그 제조 방법이 개시된다. 이를 방지하기 위하여, 상기 실리콘 질화물막의 개구 직경보다 작은 직경의 트랜치를 형성하기 위해, 상기 개구가 상기 실리콘 질화물막에 형성된 후 상기 실리콘 기판의 상기 개구 측벽상에 실리콘 산화물막 스페이서가 제공된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 기판상에 형성된 액티브 영역을 격리하고 전기적으로 절연하기 위한 트랜치 격리 구조를 갖는 반도체 소자, 및 그 제조 방법에 관한 것이다.
LSI의 소자 격리 기술에서, 반도체 기판의 표면상에 형성되는 소자 영역들 간에 트랜치를 제공하고 트랜치의 내부를 절연막으로 채워서 격리 및 절연을 실현하는 트랜치 격리 구조가 사용된다. 트랜치 격리 구조의 제조 방법에서, 이는 소자의 특성 또는 신뢰성을 열화시키지 않는 중요한 인자들중 하나이다.
그러나, 종래의 기술에 의해 형성된 트랜치 격리는 소자 영역의 견부에 인접한 트랜치 상부 위의 실리콘 산화물이 과도하게 식각되어 리세스(recess)를 형성하여 소자 영역의 견부를 노출시키도록 형성된다. 이 트랜치 분리에서는, 그 후에 형성된 MOS 트랜지스터의 스위칭 특성 또는 게이트 산화물막의 장기간 신뢰성이 열화되며, 게이트 전극 및 실리콘 기판 간의 누설 전류가 증가되거나, 또는 게이트 내압이 저하되는 문제가 있다.
이들 문제들을 극복하기 위해, 일본 특개평07-193083호에 개시된 바와 같이, 다음 단계에 의해 트랜치 견부의 홈을 채우는 방법, 및 일본 특개평09-321134호에개시된 바와 같이, 소자 영역의 중간부와 견부에서의 캐리어 농도를 변화시켜 견부에서의 전계 농도를 완화시키는 방법이 현재 개시되어 있다.
지금까지 사용된 기술은 종래의 반도체 제조 방법을 단계별로 도시한 단면도인 도 5a 내지 도 5d 및 도 6e 내지 도 6g를 참조하여 설명된다.
먼저, 도 5a에 도시된 바와 같이, 제1 실리콘 산화물막(22)이 열산화법에 의해 5 내지 20㎚의 두께로 실리콘 기판(21)상에 형성되고, 실리콘 질화물막(23)이 화학적 기상 증착(CVD)법에 의해 100 내지 300㎚의 두께로 그위에 형성된다. 그 다음, 리소그래피 기술을 사용하여, 소자 영역이 되는 선정된 영역에 레지스트 패턴(24)이 형성된다. 그 다음, 건식 식각 기술을 사용하여, 실리콘 질화물막(23) 및 제1 실리콘 산화물막(22)이 이방성 식각에 의해 순서대로 제거된다.
그 다음, 도 5b에 도시된 바와 같이, 식각 마스크로서 실리콘 질화물막(23)을 사용하여, 실리콘 기판(21)이 이방성으로 식각되어 트랜치(25)를 형성한다. 만약 이방성 건식 식각이 CF4및 HBr의 혼합 가스를 사용하여 수행되면, 실리콘 대 실리콘 질화물 또는 실리콘 산화물막의 선택비는 약 10이 얻어진다. 트랜치(25)가 150 내지 500㎚ 깊이가 되도록 식각이 수행된다.
그 다음, 도 5c에 도시된 바와 같이, 제2 실리콘 산화물막(26)이 열산화법에 의해 트랜치(25)의 내벽부상에 형성된다. 열산화의 목적은 건식 식각에 의해 트랜치(25)의 내벽면상에 생성되는 손상을 제거하는 것이다. 따라서, 얇은 두께, 예를 들면, 10 내지 30㎚의 산화물막으로도 충분하다. 이 때, 실리콘 질화물막(23)은 산화 방지막으로서 기능하므로, 실리콘 기판(21)의 표면상의 소자 영역은 산화되지 않는다.
그 다음, 도 5d에 도시된 바와 같이, CVD법을 사용하여, 제3 실리콘 산화물막(27)이 전면상에 형성된다. 형성될 막의 두께는 트랜치(25)의 깊이, 제1 실리콘 산화물막(22)의 두께 및 실리콘 질화물막(23)의 두께에 의존하며, 제3 실리콘 산화물막(27)의 두께가 실질적으로 그 합과 동일하도록 제3 실리콘 산화물막(27)의 두께가 결정된다.
그 다음, 도 6e에 도시된 바와 같이, 화학적 기계적 연마(CMP)법을 사용하여, 제3 실리콘 산화물막(27)이 연마된다. 이 연마는, 실리콘 질화물막(23)상의 제3 실리콘 산화물막(27)이 완전히 제거되어 실리콘 질화물막(23)의 표면을 노출시킬 때까지 수행된다. 그러나, 연마 시간은 실리콘 질화물막(23)이 완전히 제거되지 않도록 조정된다. 이 때, 실리콘 질화물막(23)에 형성된 개구는 트랜치(25)의 개구 폭 y3보다 좁은 폭 x3을 갖는다. 이는 제2 실리콘 산화물막(26)이 열산화법에 의해 실리콘 질화물막(23)의 개구 폭과 같은 폭을 갖는 트랜치의 내벽부상에 형성되기 때문이다.
실리콘 표면의 열산화를 통해, 실리콘 표면은 산화물막의 1/2 두께에 대응하는 거리 만큼 후퇴된다. 본 구조에서, 만약 제2 실리콘 산화물막(26)의 두께가 30㎚이면, 트랜치 폭은 한 측에서 약 15㎚ 만큼 증가되며, 트랜치 폭은 양 측에서 실리콘 질화물막(23)의 개구 폭 x3에 비해 30㎚ 만큼 증가된다.
그 다음, 도 6f에 도시된 바와 같이, 약 150℃로 가열되는 인산 용액을 사용하여, 실리콘 질화물막(23)이 선택적으로 제거된다. 트랜치(25)의 내부는 제2 실리콘 산화물막(26) 및 제3 실리콘 산화물막(27)으로 채워져서 제3 실리콘 산화물막(27)만이 실리콘 기판(21)의 표면상에 돌출된다. 실리콘 기판(21)의 표면상에는 제3 실리콘 산화물막(27)만이 남게 된다. 실리콘 기판(21)상에 돌출된 제3 실리콘 산화물막(27)은 한 측에서 트랜치(25)의 폭보다 z3 만큼 좁다.
그 다음, 도 6g에 도시된 바와 같이, 불산 용액을 사용하여, 제1 실리콘 산화물막(22)은 식각된다. 다음에, 실리콘 기판(21)의 표면상의 소자 영역은 10 내지 30㎚ 두께의 범위로 열산화된다. 그 다음, 이와 같이 형성된 열산화막은 불산 용액에 의해 식각된다. 습식 식각 공정으로, 또한 실리콘 기판(27)의 표면상에 돌출된 제3 실리콘 산화물막(27)이 식각되어 제3 실리콘 산화물막(27)의 높이가 실리콘 기판(21)의 표면에 근접한 수준으로 낮아진다.
본 발명을 위한 열성적인 연구 과정 동안에, 다음의 현상이 관찰되는 것으로 밝혀졌다.
이 습식 식각 공정에 의해 제3 실리콘 산화물막(27)의 돌출부를 식각할 때, 트랜치의 측벽부 및 그로부터 z3 거리 만큼 이격된 지점 간에는 돌출부가 없다. 따라서, 도 6g에 도시된 바와 같이, 만약 습식 식각이 이 상태로 실행되면, 트랜치의 내부에 채워진 제2 실리콘 산화물막(26)의 상부는, 실리콘 기판(21)상에 돌출된 제3 실리콘 산화물막(27)이 선정된 높이까지 식각된 직후에 궁극적으로 리세스(28)가 형성될 때까지 점진적으로 식각된다. 그 결과로 트랜치(25)의 양 측상에 형성된 소자 영역에는 견부(29)가 형성된다.
종래의 방법에 의해 형성된 반도체 소자의 견부(29)에는, 전계가 집중되는 경향이 있으므로, 리세스(28)가 트랜치(25)에 형성되면, 이 후에 형성된 MOS 트랜지스터의 스위칭 특성 또는 게이트 산화물막의 장기간 신뢰성이 열화되는 문제가 있다. 더욱이, 게이트 전극 및 실리콘 기판 간의 누설 전류가 증가되는 경향이 있거나, 또는 게이트 내압이 열화되는 경향이 있다.
상술된 문제에 비추어, 본 발명의 목적은 트랜치 표면을 매립하는 실리콘 산화물막의 표면에 리세스가 형성되거나, 또는 이 후에 형성된 MOS 트랜지스터의 스위칭 특성이 열화되는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다. 본 발명의 다른 목적은 게이트 산화물막의 장기간 신뢰성이 열화되며, 게이트 전극 및 실리콘 기판 간의 누설 전류가 증가되거나, 또는 게이트 내압이 열화되는 것을 방지하는 것이다.
본 발명의 다른 목적은 전체 개시에서 명백해질 것이다.
상기 목적을 실현하기 위하여, 본 발명은 (도 1c의 실리콘 질화물막(3)과 같은) 제1 절연막을 반도체 기판상에 형성한 다음, (도 1c의 실리콘 산화물막 스페이서(5)와 같은) 제2 절연막을 제1 절연막의 내벽부상에 형성하고 그 다음에 제1 및 제2 절연막에 제공된 개구를 마스크로서 사용하여 트랜치를 형성하거나, 또는 (도 3c의 실리콘 질화물막(13)과 같은) 제1 절연막의 개구만을 마스크로서 사용하여 트랜치를 형성한 다음에, (도 3c의 실리콘 에피택셜층(16)과 같은) 에피택셜층을 트랜치의 내벽부상에 형성함으로써, 제1 절연막의 개구 직경보다 작은 직경인 트랜치를 갖는 소자를 제공한다. 보다 상세하게는, 본 발명의 소자는 다음의 특성을 갖는다.
제1 특징으로, 본 발명은 선정된 개구를 갖는 제1 절연막을 기판상에 형성하는 단계, 제1 절연막의 개구의 내벽부상에 제2 절연막을 배열하는 단계 및 제1 절연막 및 제2 절연막에 제공된 개구를 마스크로서 사용하여 트랜치를 형성하는 단계를 포함하며, 기판에 트랜치를 갖는 반도체 소자의 제조 방법을 제공한다.
제2 특징으로, 본 발명은 선정된 개구를 갖는 제1 절연막을 기판상에 형성하는 단계, 제1 절연막의 개구를 마스크로서 사용하여 트랜치를 형성하는 단계, 트랜치의 내벽부상에 피착에 의해 에피택셜층을 형성하는 단계, 및 에피택셜층의 내벽부상에 제2 절연막을 배열하는 단계를 포함하며, 기판에 트랜치를 갖는 반도체 소자의 제조 방법을 제공한다.
본 발명은 또한 a) 제1 실리콘 산화물막(2) 및 제2 실리콘 질화물막(3)을 실리콘 기판상에 순차적으로 형성하는 단계, b) 포토에칭 단계에 의해 제1 실리콘 산화물막(2) 및 실리콘 질화물막(3)에 개구를 형성하는 단계, c) 실리콘 질화물막(3)의 개구의 측벽부상에 실리콘 산화물 스페이서(5)를 배열하는 단계, d) 실리콘 질화물막(3) 및 실리콘 산화물막 스페이서(5)를 마스크로서 사용하여 트랜치(6)를 형성하는 단계, e) 제3 실리콘 산화물막(7)을 트랜치(6)의 내벽부상에 형성하는 단계, f) 제4 실리콘 산화물막(8)을 트랜치(6)의 내부에 매립하는 단계, g) 실리콘 질화물막(3)을 제거하는 단계, 및 h) 기판상에 모두 돌출된 제3 실리콘 산화물막(7) 및 제4 실리콘 산화물막(8)을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 트랜치 형성 방법을 단계별로 도시한 단면도.
도 2e 내지 도 2h는 도 1a 내지 도 1d에 연속하여 본 발명의 제1 실시예에 따른 트랜치 형성 방법을 단계별로 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 트랜치 형성 방법을 단계별로 도시한 단면도.
도 4e 내지 도 4h는 도 3a 내지 도 3d에 연속하여 본 발명의 제2 실시예에 따른 트랜치 형성 방법을 단계별로 도시한 단면도.
도 5a 내지 도 5d는 종래의 트랜치 형성 방법을 도시한 단면도.
도 6e 내지 도 6g는 도 5a 내지 도 5d에 연속하여 종래의 트랜치 형성 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
2: 제1 실리콘 산화물막
3: 실리콘 질화물막
4: 레지스트 패턴
5: 실리콘 산화물막 스페이서
6: 트랜치
7: 제3 실리콘 산화물막
본 발명은 바람직한 실시예 및 그 실시예들을 참조하여 이하 설명된다.
본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시예에서, 실리콘 기판상에 형성되어 선정된 개구를 갖는 실리콘 질화물막(도 1c의 3)을 트랜치 형성을 위한 식각 마스크로서 사용하여, 실리콘 산화물막 스페이서(도 1c의 5)는 실리콘 질화물막의 개구의 내벽부상에 배열된다.
또한, 실리콘 기판상에 형성되어 선정된 개구를 갖는 실리콘 질화물막(도 1c의 3)을 식각 마스크로서 사용하여, 트랜치(도 3c의 15)가 형성된 후, 실리콘 에피택셜층(도 3c의 16)이 내부 트랜치 표면상에 형성된다.
본 발명의 상술된 실시예의 추가 설명을 위하여, 본 발명의 몇몇 예들을 생산 공정 단계의 순서대로 도시한 도 1 내지 도 4를 참조한다.
실시예 1
도 1a 내지 도 1d 및 도 2e 내지 도 2h는 본 발명을 실시하는 제1 실시예를 단계별로 도시한 단면도이다. 한편, 도 1 및 도 2는 설명의 편의상 분리되어 있다.
먼저, 도 1a에 도시된 바와 같이, 제1 실리콘 산화물막(2)이 열산화법에 의해 5 내지 20㎚의 두께로 실리콘 기판(1)상에 형성되고, 실리콘 질화물막(3)이 화학적 기상 증착(CVD)법에 의해 100 내지 300㎚의 두께로 그위에 형성된다. 그 다음, 리소그래피 기술을 사용하여, 레지스트 패턴(4)이 소자 영역이 되는 선정된 영역에 형성된다. 그 다음, 건식 식각 기술을 사용하여, 실리콘 질화물막(3) 및 제1 실리콘 산화물막(2)이 순서대로 이방성으로 식각된다.
그 다음, 도 1b에 도시된 바와 같이, 레지스트 패턴(4)이 산소 플라즈마에 의해 에싱(ashing)된다. 그 다음, 제2 실리콘 산화물막이 그 위의 전면상에 형성된다. 상기 제2 실리콘 산화물막은 이방성으로 에치백되어 실리콘 산화물막 스페이서(5)가 실리콘 질화물막(3)의 개구의 측벽부상에 남게 한다.
제2 실리콘 산화물막의 두께가 실리콘 질화물막(3)의 개구를 완전히 매립하는데 충분하지 않은 두께로 설정될 필요가 있다는 것을 알아야 한다. 즉, 실리콘 산화물막의 막 두께는 실리콘 질화물막(3)의 개구 스펙트럼에서 가장 좁은 부분의 1/2 폭보다 얇을 필요가 있다.
예를 들면, 가장 좁은 개구의 폭이 0.2㎛, 즉 200㎚이면, 제2 실리콘 산화물막의 두께는 개구 폭의 1/2에 대응하는 100㎚보다 얇을 필요가 있다. 즉, 제2 실리콘 산화물막의 두께는 바람직하게 30 내지 80㎚이다.
그 다음, 도 1c에 도시된 바와 같이, 실리콘 기판(1)이 실리콘 질화물막(3) 및 실리콘 산화물막 스페이서(5)를 식각 마스크로서 사용하여 이방성으로 식각되어 트랜치(6)를 생성한다. 예를 들면, CF4및 HBr의 혼합 가스가 이방성 건식 식각을 실행하는데 사용되면, 실리콘 대 실리콘 질화물막 또는 실리콘 산화물막의 선택비는 약 10이 얻어진다. 이 때, 트랜치(6)가 150 내지 500㎚의 깊이가 되도록 식각이 수행된다.
그 다음, 도 1d에 도시된 바와 같이, 제3 실리콘 산화물막(7)이 열산화법을 사용하여 트랜치(6)의 내벽면상에 형성된다. 열산화의 목적은 트랜치(6)의 내벽면상에서 건식 식각에 의해 유발되는 손상을 제거하는 것이다. 결국, 얇은 두께의 산화물막이면 충분하다. 예를 들면, 산화물막의 두께는 약 10 내지 30㎚면 충분하다. 두꺼운 경우라도, 산화물막의 두께는 상기 형성된 제2 실리콘 산화물막의 두께의 2배보다 얇을 필요가 있다. 실리콘 질화물막(3)이 산화 방지면으로서 기능하기 때문에, 실리콘 기판(1)상의 소자 영역은 산화되지 않는다.
그 다음, 도 2e에 도시된 바와 같이, 제4 실리콘 산화물막(8)이 CVD법을 사용하여 전면상에 형성된다. 성막 두께는 트랜치(6)의 깊이, 제1 실리콘 산화물막(2)의 두께 및 실리콘 산화물막(3)의 두께에 의존한다. 제4 실리콘 산화물막(8)의 두께는 그 합과 거의 동일하도록 설정된다. 이는 트랜치(8)의 내부를 제4 실리콘 산화물막(8)으로 완전히 채운다.
그 다음, 도 2f에 도시된 바와 같이, 제4 실리콘 산화물막(8)이 CMP법을 사용하여 연마된다. 이 연마는, 실리콘 질화물막(3)상의 제4 실리콘 산화물막(8)이 완전히 제거되어 실리콘 질화물막(3)의 표면을 노출시킬 때까지 행해진다. 연마 시간은 실리콘 질화물막(3)이 완전히 제거되지 않도록 조정된다.
이 때, 실리콘 질화물막(3)의 개구 폭 x1은 트랜치(6)의 폭 y1보다 넓다. 이는 건식 식각 기술에 의해 트랜치(6)를 형성할 때 실리콘 산화물막 스페이서(5)가 실리콘 질화물막(3)의 개구 내부상에 미리 형성되기 때문이다.
그 다음, 도 2g에 도시된 바와 같이, 거의 150℃로 가열되는 인산 용액을 사용하여, 실리콘 질화물막(3)이 선택적으로 제거된다. 트랜치(6)의 내부는 제3 실리콘 산화물막(7) 및 제4 실리콘 산화물막(8)으로 채워지므로, 실리콘 산화물 스페이서(5) 및 제4 실리콘 산화물막(8)은 실리콘 기판(1)의 표면으로부터 돌출된다. 소자 영역의 표면상에는 제1 실리콘 산화물막(2)이 남겨진다. 실리콘 기판(1)상에 돌출된 제1 실리콘 산화물막(2)은 소자 영역상에서 트랜치(6)의 폭을 초과하는 거리 z1 만큼 연장된다.
그 다음, 도 2h에 도시된 바와 같이, 제1 실리콘 산화물막(2)이 불산 용액을 사용하여 식각된다. 실리콘 기판(1)의 표면상의 소자 영역은 10 내지 30㎚ 두께의 범위로 열산화되어 불산 용액으로 식각되는 열산화막을 형성한다. 습식 식각 공정으로, 실리콘 기판(1)의 표면상에 돌출된 실리콘 산화물막은 실리콘 기판(1)의 표면 만큼 거의 낮은 높이가 되도록 역시 식각된다.
제1 실시예에서, 실리콘 기판(1)상에 돌출된 제4 실리콘 산화물막(8) 및 실리콘 산화물막 스페이서(5)는 소자 영역상에서 트랜치(6)의 폭을 초과한 z1 만큼 연장되므로, 돌출부가 습식 식각 공정에 의해 식각될 때, 이전 시간에 트랜치 내부벽상의 제3 실리콘 산화물막(7)의 일부만이 식각될 위험성은 없고, 종래의 기술에서 형성된 바와 같이 트랜치의 상부 위에는 리세스가 형성되지 않는다.
실시예 2
본 발명의 제2 실시예가 지금부터 설명된다. 도 3a 내지 도 3d 및 도 4e 내지 도 4h는 본 발명의 제2 실시예를 단계별로 도시한 단면도이다. 한편, 도 3 및 도 4는 설명의 편의상 도 3a 내지 도 3d 및 도 4e 내지 도 4h로 각각 분리되어 있다.
제1 실시예에서, 마스크로서 동작하는 실리콘 질화물막의 개구의 내벽상에 실리콘 산화물막 스페이서를 형성함으로써 실리콘 질화물막의 개구의 직경보다 작은 직경의 트랜치가 형성된다. 제2 실시예에서, 상기 작은 직경의 트랜치는 트랜치 내부에 실리콘을 에피택셜 성장하는 구조로 형성된다.
도 3a를 참조하여, 상술된 제1 실시예에서와 같이, 제1 실리콘 산화물막(12) 및 실리콘 질화물막(13)이 실리콘 기판(11)상에 형성된다. 그 다음, 공지된 리소그래피 기술 및 건식 식각 기술을 사용하여, 실리콘 질화물막(13) 및 실리콘 질화물막(12)에 개구가 형성된다.
산소 플라즈마에 의해 레지스트 패턴(14)을 에싱한 후, 실리콘 기판(11)이 식각 마스크로서 실리콘 질화물막(13)을 사용하여 이방성으로 식각되어 트랜치(15)를 형성한다. 만약 이방성 건식 식각이 CF4및 HBr의 혼합 가스를 사용하여 수행되면, 실리콘 대 실리콘 질화물막 또는 실리콘 산화물막의 선택비가 약 10이 얻어진다. 이 때, 트랜치(15)가 150 내지 500㎚의 깊이로 형성되도록 식각이 행해진다.
그 다음, 도 3c에 도시된 바와 같이, 초고 진공 CVD 장치를 사용하여, 선택적 에피택셜 성장에 의해 트랜치(15)의 내벽상에 실리콘이 성장되어 에피택셜 실리콘층(16)을 형성한다. 선택적 성장법이 본 공정에 사용되기 때문에, 에피택셜 실리콘층은 실리콘이 노출되는 영역, 즉 트랜치의 내부내에만 성장된다. 에피택셜 성장에 의해 성장된 실리콘막의 두께는 트랜치(15)의 개구 폭에 의존한다. 만약 개구의 가장 좁은 부분이 0.2㎛, 즉 200㎚이면, 에피택셜 성장에 의해 성장된 실리콘막의 두께는 바람직하게 개구 폭의 1/2에 대응하는 100㎚보다 얇다. 예를 들면, 그 두께는 30 내지 80㎚이다.
그 다음, 도 3d에 도시된 바와 같이, 제2 절연막(17)이 열산화법에 의해 트랜치(15)의 내부에 형성된 에피택셜 실리콘층(16)상에 형성된다. 산화물막의 두께는 바람직하게 10 내지 30㎚이고, 가장 두꺼운 경우, 완성된 에피택셜 실리콘층(16)의 두께의 2배보다 얇을 필요가 있다. 실리콘 질화물막(13)이 산화 방지막으로서 기능하기 때문에, 실리콘 기판(11)상의 소자 영역은 산화되지 않는다.
그 다음, CMP법을 사용하여, 상술된 제1 예에서와 같이, 제3 실리콘 산화물막(18)은 전면상에 형성되어 트랜치(15)의 내부를 제3 실리콘 산화물막(18)으로 완전히 채운다.
그 다음, 도 4f에 도시된 바와 같이, 제3 실리콘 산화물막(18)은 상술된 제1 예에서와 같이 CMP법을 사용하여 실리콘 질화물막(13)의 표면이 노출될 때까지 연마된다.
이 때, 선택적 에피택셜 실리콘층(16)의 성장이 트랜치(15)의 폭을 좁게 하기 때문에, 실리콘 질화물막(13)의 개구 폭 x2는 트랜치(15)의 폭 y2보다 넓다.
그 다음, 도 4g에 도시된 바와 같이, 제1 실시예에서와 같이, 약 150℃로 가열된 인산 용액을 사용하여, 실리콘 질화물막(13)이 선택적으로 제거된다. 트랜치(15)의 내부는 제2 절연막(17) 및 제3 실리콘 산화물막(18)으로 채워지며, 제2 절연막(17) 및 제3 실리콘 산화물막(18)은 실리콘 기판(11)의 표면으로부터도 돌출된다. 제1 실리콘 산화물막(12)은 소자 영역의 표면상에 남게 된다. 실리콘 기판(11)상에 돌출된 실리콘 산화물막은 소자 영역상에서 트랜치(15)의 폭을 초과한 거리 z2 만큼 연장된다.
마지막으로, 도 4h에 도시된 바와 같이, 제1 실리콘 산화물막(12)이 제1 실시예에서와 같이, 인산 용액을 사용하여 식각된다. 실리콘 기판(11)의 표면상의 소자 영역은 10 내지 30㎚의 두께 범위에서 열산화되어 열산화막을 형성한 후에 인산 용액으로 식각된다. 습식 식각 공정으로, 실리콘 기판 표면상에 돌출된 실리콘 산화물막은 또한 실리콘 기판(11)의 표면과 실질적으로 동일한 높이까지 식각된다.
제1 실시예에서와 같이, 제2 실시예에서는, 도 4g에 도시된 바와 같이, 실리콘 기판(11)상에 돌출된 제3 실리콘 산화물막(18) 및 제2 절연막(17)은 트랜치(15)의 폭을 초과한 z2 만큼 연장된다. 따라서, 돌출부가 습식 식각 공정에 의해 식각될 때, 종래의 기술에서 발생된 것처럼 내부 트랜치벽상에 제2 절연막(17)만이 이전 시간에 식각되어 트랜치의 상부 위에 리세스를 생성할 우려는 없다.
상술된 바와 같이, 본 발명은 다음의 다양한 유리한 효과를 제공한다.
본 발명의 유리한 제1 효과는, 포토에칭 공정에 의해 실리콘 기판상에 순차적으로 형성된 열산화막 및 질화물막에 개구가 형성되고, 질화물막의 개구의 측벽부상에 산화물막 스페이서가 형성되기 때문에, 이 후에 행하는 트랜치의 형성 및 산화물막을 채우는 단계후의 소자의 단면은 도 2f에 도시된 바와 같이, 실리콘 질화물막의 개구가 트랜치 폭보다 넓다는 것이다.
실리콘 질화물막의 개구 폭이 트랜치의 폭보다 넓다는 것은 트랜치의 내부로부터 실리콘 기판상에 돌출된 실리콘 산화물막의 폭이 트랜치의 폭보다 넓다는 것과 일맥상통한다. 즉, 트랜치 상부 위의 실리콘 산화물막은 중첩 방식으로 소자 영역을 피복한다. 따라서, 실리콘 기판상에 돌출된 실리콘 산화물막이 습식 식각 공정에 의해 다음에 제거될 때, 트랜치에 채워진 실리콘 산화물막의 외주부만이 과도하게 식각되어 리세스의 형성을 방지하므로 소자 영역의 견부가 외부로 노출되지 않게 한다.
이 트랜치 격리에 의해, 이 후에 형성된 MOS 트랜지스터의 스위칭 특성이 열화되지 못하게 할 수 있다. 더욱이, 게이트 내압의 열화를 방지할 뿐아니라 게이트 전극 및 실리콘 기판 간의 누설 전류를 방지할 수 있으면서, 게이트 산화물막의 장기간 신뢰성의 열화를 방지할 수 있다.
본 발명의 다른 목적은 전체 개시에서 명백해질 것이고 여기에 개시되고 그와 함께 첨부된 본 발명의 사상 및 범위를 벗어나지 않고 수정이 행해질 수 있다는 것을 알아야 한다.
또한, 개시 및/또는 청구된 엘리먼트, 물질 및/또는 항목의 임의의 조합이 상술된 수정하에 속할 수 있다는 것을 알아야 한다.

Claims (8)

  1. 기판에 트랜치를 갖는 반도체 소자의 제조 방법에 있어서,
    상기 기판상에 선정된 개구를 갖는 제1 절연막을 형성하는 단계,
    상기 제1 절연막의 상기 개구의 내벽부상에 제2 절연막을 배치하는 단계, 및
    상기 제1 절연막 및 상기 제2 절연막에 의해 제공된 개구를 마스크로 사용하여 트랜치를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 기판에 트랜치를 갖는 반도체 소자의 제조 방법에 있어서,
    상기 기판상에 선정된 개구를 갖는 제1 절연막을 형성하는 단계,
    상기 제1 절연막의 개구를 마스크로 사용하여 트랜치를 형성하는 단계,
    상기 트랜치의 내벽부상에 피착에 의해 에피택셜층을 형성하는 단계, 및
    상기 에피택셜층의 내벽부상에 제2 절연막을 배치하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 절연막은 실리콘 질화물막이고, 상기 제2 절연막은 실리콘 산화물막인 반도체 소자의 제조 방법.
  4. 제2항에 있어서, 상기 제1 절연막은 실리콘 질화물막이며, 상기 제2 절연막은 실리콘 산화물막이고, 상기 에피택셜층은 실리콘으로 형성되는 반도체 소자의 제조 방법.
  5. 반도체 소자의 제조 방법에 있어서,
    a) 실리콘 기판상에 제1 실리콘 산화물막(2) 및 실리콘 질화물막(3)을 순차적으로 형성하는 단계,
    b) 포토에칭 단계에 의해 상기 제1 실리콘 산화물막(2) 및 상기 실리콘 질화물막(3)에 개구를 형성하는 단계,
    c) 상기 실리콘 질화물막(3)의 개구의 측벽부상에 실리콘 산화물막 스페이서(5)를 배치하는 단계,
    d) 상기 실리콘 질화물막(3) 및 상기 실리콘 산화물막 스페이서(5)를 마스크로 사용하여 트랜치(6)를 형성하는 단계,
    e) 상기 트랜치(6)의 내벽부상에 제3 실리콘 산화물막(7)을 형성하는 단계,
    f) 상기 트랜치(6)의 내부에 제4 실리콘 산화물막(8)을 매립하는 단계,
    g) 상기 실리콘 질화물막(3)을 제거하는 단계, 및
    h) 상기 기판상에 모두 돌출된 상기 제3 실리콘 산화물막(7) 및 상기 제4 실리콘 산화물막(8)을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  6. 반도체 소자의 제조 방법에 있어서,
    a) 실리콘 기판상에 제1 실리콘 산화물막(12) 및 실리콘 질화물막(13)을 순차적으로 형성하는 단계,
    b) 포토에칭 단계에 의해 상기 제1 실리콘 산화물막(12) 및 상기 실리콘 질화물막(13)에 개구를 형성하는 단계,
    c) 상기 제1 실리콘 산화물막(12) 및 상기 실리콘 질화물막(13)을 마스크로 사용하여 트랜치(15)를 형성하는 단계,
    d) 상기 트랜치의 내벽부상에 피착에 의해 에피택셜 실리콘층(16)을 형성하는 단계,
    e) 상기 에피택셜 실리콘층(16)의 내벽부상에 제2 절연막(17)을 배치하는 단계,
    f) 상기 트랜치(15)의 내부에 제3 실리콘 산화물막(18)을 매립하는 단계,
    g) 상기 제1 실리콘 질화물막(13)을 제거하는 단계, 및
    h) 상기 기판상에 모두 돌출된 상기 제2 절연막(17) 및 상기 제3 실리콘 산화물막(18)을 제거하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  7. 기판에 트랜치를 갖는 반도체 소자에 있어서,
    기판상에 형성되어 선정된 개구를 갖는 실리콘 질화물막 및 상기 실리콘 질화물막의 내벽부상에 배치된 실리콘 산화물막 스페이서를 마스크로 사용하여 형성되는 트랜치가 제공되며,
    실리콘 산화물막이 상기 트랜치의 내부에 채워지고,
    상기 트랜치를 채운 상기 실리콘 산화물막의 표면에는 어떠한 리세스(recess)도 존재하지 않는 반도체 소자.
  8. 기판상에 형성되어 선정된 개구를 갖는 실리콘 질화물막을 마스크로 사용하여 형성된 트랜치를 포함하는 반도체 소자에 있어서,
    실리콘 에피택셜층이 상기 트랜치의 내벽부상에 제공되며,
    실리콘 산화물막이 상기 트랜치의 내부에 채워지고,
    상기 트랜치를 채운 상기 실리콘 산화물막의 표면에는 어떠한 리세스도 존재하지 않는 반도체 소자.
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