KR19990066728A - 절연 게이트형 반도체 장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

액티브 클램프를 실현하여 안정적이고 또한 고속 동작이 가능한 절연 게이트형 반도체 장치를 얻는다.
어느 내부 게이트 전극(71)도 공통하여 게이트 단자에 접속되어 있고, 부유 게이트 전극(72)은 NMOS 트랜지스터(M1)의 게이트 전극에 접속되어 있다. P형 베이스 확산 영역(21)의 제1 주면에는 외부 에미터 전극(91)이 설치되고, N형 에미터 확산 영역(31) 및 P형 베이스 확산 영역(21)이 단락하고 있다. 외부 에미터 전극(91)에는 NMOS 트랜지스터(M1)의 소스 및 에미터 단자도 접속되어 있다. NMOS 트랜지스터(M1)의 드레인은 외부 단자에 접속되어 있다.

Description

절연 게이트형 반도체 장치
본 발명은 IGBT로 대표되는 절연 게이트형 파워 디바이스에서 과전압 보호 기능을 개선하는 기술에 관한 것이다.
파워 디바이스, 예를 들면 절연 게이트형 바이폴라 트랜지스터(이하「IGBT」라고 칭함)로 대표되는 파워 트랜지스터는, 고전압 및 고전류에서 사용할 수 있도록 내압 및 전류 통전 능력을 높이는 것이 바람직하다. 특히, 내압에 대해서는 충분한 여유를 갖게 하여 소자를 설계해야만 한다. 파워 디바이스를 실제로 회로에서 이용할 경우, 전원 전압의 변동, 부하 전력의 회생, 스위칭시 고속인 전류 변화에 따라 배선 인덕턴스에 생기는 유도기 전력(스파이크 전압) 등에 의해 과전압이 인가될 우려가 있기 때문이다. 그리고, IGBT 셀의 P형 베이스 접합부(N채널형의 IGBT일 경우)에서 항복하여 항복 전류가 흐르면, IGBT에 기생하는 다이리스터가 래치업하여 IGBT가 파괴에 이른다고 하는 문제도 있었다.
그러나, 내압에 충분한 여유를 갖게 하는 것은, 제조 비용의 상승을 초래하고, 전력 손실도 증대한다고 하는 문제가 있다. 따라서, 적정한 수준을 요구하는 검토가 계속되고 있다.
이러한 문제에 대한 하나의 해결책으로서, 파워 트랜지스터의 주 전극사이(콜렉터 에미터 사이)에 대해 항복 전압에 가까운 고전압이 인가되었을 경우에, 파워 트랜지스터의 제어 전극(게이트)에 인가되는 전압을 제어하여 일시적으로 파워 트랜지스터를 온 상태로 구동(이하「온 구동」이라고 칭함)시키는 방법(액티브 클램프라고 함)이 검토되고 있다. 본 방법에 따르면, 주 전극간의 임피던스가 저하하기 때문에, 이것에 인가되는 전압의 상승이 억제되고, 항복 전류가 P형 베이스 접합부로 흐르지 않도록 할 수 있다.
액티브 클램프를 이용할 경우에는, 주 전극간의 전압이 항복 전압에 가깝게 된 것을 검출하는 수단과, 제어 전극으로 파워 트랜지스터를 온 구동시키는 수단이 필요하다. 종래, 주 전극사이의 전압 검출은, 파워 트랜지스터와는 별개로 (소위 외부 부착으로) 설치된 고내압의 애벌란시 다이오드가, 파워 트랜지스터의 콜렉터와 게이트 사이에 접속되어 행해지고 있었다. 본 애벌란시 다이오드의 항복 전압은, 보호되야 할 파워 트랜지스터의 항복 전압보다도 약간 낮게 되도록 설정된다. 따라서, 본 애벌란시 다이오드가 항복했을 때, 그 항복 전류를 담당하는 전하로서 파워 트랜지스터의 게이트를 충전하여, 게이트 전압을 높일 수 있다. 이에 따라, 파워 트랜지스터 그 자체가 항복에 이르기 직전에, 파워 트랜지스터를 온 구동할 수 있다. 이 때, 애벌란시 다이오드에 순전류가 흐르지 않도록, 애벌란시 다이오드와 직렬로 다이오드를 반대 방향으로 접속하여 사용된다.
이와 같이 애벌란시 다이오드를 파워 트랜지스터와는 별개로 설치하는 수법으로는, 애벌란시 다이오드와 파워 트랜지스터의 항복 전압을 별도의 제조 공정으로 적정한 관계를 갖출 필요가 있기 때문에, 양산에는 적합하지 않다. 또, 부품 갯수나 비용이 증가하는 문제도 있다.
그래서, 애벌란시 다이오드를 파워 트랜지스터에 내장하는 구성이 고안되었다. 양자는 몇개의 확산 공정, 리소그래피 공정을 공유하기 때문에, 양산화에도 적합하다. 도 8은 애벌란시 다이오드를 내장하는 플래너 게이트형의 N 채널 IGBT(200)의 구성을 모식적으로 도시하는 단면도이다. 불순물 농도가 낮은 N형 베이스 영역(1)의 제1 주면(도 8에서는 상측에 위치한 주면)에는, P형 베이스 확산 영역(2)이 소정의 간격으로 선택적으로 형성되어 있다. P형 베이스 확산 영역(2)의 내부에는, 제1 주면에서 선택적으로 형성된, 불순물 농도가 높은 N형 에미터 확산 영역(3)이 설치되어 있다. P형 베이스 확산 영역(2) 중, N형 베이스 영역(1)과 N형 에미터 확산 영역(3)에 끼워진 부분에서 제1 주면에서 노출되어 있는 영역(이하「채널 영역」이라고 함)은, 예를 들면 실리콘 산화막으로 형성되는 게이트 산화막(6)에 의해 덮여 있다. 예를 들면 불순물 밀도가 높은 폴리실리콘으로 형성되는 내부 게이트 전극(7)이, 게이트 산화막(6)을 통해 채널 영역에 대향하여 설치된다. 모든 내부 게이트 전극(7)도 공통으로 게이트 단자에 접속된다.
채널 영역 이외의 P형 베이스 확산 영역(2)과 N형 에미터 확산 영역(3)은, 제1 주면에서 모든 외부 에미터 전극(9)을 통해 에미터 단자(Emitter)에 접속되어 있다.
N형 베이스 영역(1)의 제2 주면(도 8에서는 하측에 위치한 주면)에는, 불순물 농도가 높은 N형 버퍼 영역(4), N형 버퍼 영역(4)보다도 더 높은 불순물 농도를 갖는 P형 영역(5), 외부 콜렉터 전극(10)이 이 순서로 적층되어 있다. 외부 콜렉터 전극(10)에는 콜렉터 단자(Collector)가 접속된다.
P형 베이스 확산 영역(2)과는 별도로, P형의 애벌란시 다이오드 확산 영역(8)이 적어도 하나 형성된다. 이들은 어느 경우에나 전극(93)을 통해, 외부 부착 다이오드(D0)의 애노드에 접속된다. 다이오드(D0)의 캐소드는 게이트 단자에 접속된다. 즉, N형 베이스 영역(1)과 애벌란시 다이오드 확산 영역(8)에서 형성되는 애벌란시 다이오드(Da)에는, 상술한 바와 같이 순방향 전류가 흐르지 않도록 다이오드(D0)가 직렬로 반대 방향에 접속된다.
여기서 애벌란시 다이오드 확산 영역(8)은, 예를 들면 P형 베이스 확산 영역(2)보다도 얕게 함으로서, 그 형상의 곡율을 P형 베이스 확산 영역(2)보다도 크게 할 수 있다. 따라서, 애벌란시 다이오드(Da)에서의 역바이어스의 전계를, N형 베이스 영역(1)과 P형 베이스 확산 영역(2)과의 경계에서의 역바이어스의 전계보다도 크게 할 수 있다.
N 채널 ICBT(200)에서, 게이트 구동 전원(도시하지 않음)과 적당한 전류 제한 저항(도시하지 않음)을 이용해 게이트 단자의 전위가 에미터 단자의 전위 이하로 되도록 바이어스할 경우를 생각한다. 이 경우, 채널 영역의 전위는 채널 영역이외의 P형 베이스 확산 영역(2)의 전위 이하로 되고, 채널 영역은 공핍화하지 않는다. 따라서, 콜렉터 단자의 전위를 에미터 단자의 전위보다 높여도, 양자간에는 거의 전류가 흐르지 않아, 오프 상태로 된다. 이 상태에서 콜렉터 단자의 전압을 높여가면, N형 베이스 영역(1)에 공핍층이 넓어지고, N형 베이스 영역(1)과 P형 베이스 확산 영역(2)과의 경계에서의 전계가 강해져 간다.
본 전계가 실리콘의 임계 전계(약 2×105V/㎝)보다도 높게 되면 캐리어의 충돌 전리가 급속히 심해져 IGBT는 항복 특성을 나타낸다. 그러나, N채널 IGBT(200)에서는 애벌란시 다이오드(Da)가 구비되어 있고, N채널 IGBT(200)가 항복하는 것보다도 낮은 전위차로 애벌란시 다이오드(Da)는 임계 전계를 받아 항복한다. 그리고, 애벌란시 다이오드(Da)의 항복에 따라, 다이오드(D0) 및 전류 제한 저항을 통해 게이트 구동 전원에 전류가 유입하게 된다. 이에 따라 전류 제한 저항에서 생기는 전압은 게이트 단자의 전위를 상승시키고, 채널 영역의 전위는 상승하며, 여기에 반전층(채널)이 생성된다. 채널을 통해 에미터 단자 및 콜렉터 단자 사이에 전류가 흐르기 때문에, 이들 주 전극간의 임피던스는 저하하고, 주 전극간에 인가되는 과전압은 완화되게 되어 N형 베이스 영역(1)과 P형 베이스 확산 영역(2)과의 경계에서의 전계도 완화되어, 여기서의 항복이 회피된다.
이러한 동작은 N 채널 IGBT(200)가 과도 동작 상태에 있을 경우라도 기본적으로는 마찬가지이고, 턴오프 동작에서의 스파이크 전압의 억제도 가능하다고 생각되어진다. N 채널 IGBT(200)의 구성은 예를 들면「애벌란시 보증형 IGBT」(山崎智幸 외, 평성 4년 전기 학회 전국 대회 논문집)에서 소개되어 있다.
그러나, 상기 기술에서는 더욱 아래의 문제점이 남아 있었다. 첫째로는 애벌란시 다이오드(Da)는 채널 영역이 형성되는 P형 베이스 확산 영역(2) 중에는 만들 수 없다고 하는 점이다. 이 때문에, 소정의 피치로 반복하여 형성되는 P형 베이스 확산 영역(2)의 배열과는 별도로 애벌란시 다이오드(Da)가 형성되게 된다. 따라서, 애벌란시 다이오드(Da) 가까운 변과, P형 베이스 확산 영역(2)의 배열 가까운 변에서는 전계 분포가 다르고, 특히 N형 베이스 영역(1)에 캐리어가 높은 밀도에서 존재하는 상태에서 발생하는 항복은, 애벌란시 다이오드(Da)를 검출할 수 없을(즉, 이러한 상태 하의 N형 베이스 영역(1)과 P형 베이스 확산 영역(2) 사이에서의 항복보다도 먼저 애벌란시 다이오드(Da)가 항복하지 않음) 가능성이 있다.
둘째로는 N형 베이스 영역(1)에 축적되어 있던 과잉 캐리어의 유출에 관한 것이다. 이러한 과잉 캐리어는 턴오프시에 P형 베이스 확산 영역(2)뿐만 아니라 애벌란시 다이오드(Da)를 통해서도 유출한다. 이것은 게이트 단자의 전위를 상승시켜, 턴오프 동작이 느려지게 될 가능성이 있다.
또한 셋째 문제점으로서, 게이트 단자의 전위가 에미터 단자의 전위와 같은 상태가 아니고, 낮은 상태에서 오프 상태를 얻을 경우에는 다이오드(D0)가 도통하여 애벌란시 다이오드(Da)에 역바이어스가 인가되고, 애벌란시 다이오드(Da)의 항복 전압이 실질적으로 저하할 가능성이 있다.
본 발명은 이상의 문제점을 회피하면서 액티브 클램프를 실현하는 것을 목적으로 하고 있고, 안정적이고 또한 고속 동작이 가능한 반도체 장치를 제공하는 것이다.
본 발명에 따른 절연 게이트형 반도체 장치는, 반도체 기판과, 상기 반도체 기판을 사이에 둔 제1 및 제2 전류 전극, 상기 제1 및 제2 전류 전극으로부터 절연되고, 인가되는 전하에 의존하여 상기 제1 및 제2 전류 전극의 사이가 도통·비도통하는 구동용 게이트, 부유 상태에 있는 전위 검출용 게이트를 구비하며, 상기 전위 검출용 게이트는 상기 제1 및 제2 전류 전극 사이의 전위차에 의존하는 모니터 전위를 검출하고, 상기 모니터 전위가 소정의 레벨을 넘었을 경우에, 상기 구동용 게이트에 의해 상기 제1 및 제2 전류 전극 사이가 도통된다.
본 발명에 따른 절연 게이트형 반도체 장치는, 상기 절연 게이트형 반도체 장치에서, 상기 전위 검출용 게이트가 접속되는 제어 전극과, 상기 제어 전극으로부터 절연된 제1 및 제2 전류 전극을 갖는 절연 게이트형 트랜지스터와, 상기 절연 게이트형 트랜지스터의 상기 제2 전류 전극에 흐르는 전류에 기초하여, 상기 절연 게이트형 반도체 장치의 상기 구동용 게이트 전극에 전하를 충방전하는 구동 회로를 더 구비한다. 그리고, 상기 절연 게이트형 트랜지스터의 상기 제1 전류 전극은, 상기 절연 게이트형 반도체 장치의 상기 제1 전류 전극에 접속되고, 상기 절연 게이트형 트랜지스터는 상기 모니터 전위가 상기 소정 레벨을 넘으면 도통한다.
도 1은 본 발명의 제1 실시 형태의 구성을 모식적으로 도시하는 단면도.
도 2는 본 발명의 제1 실시 형태를 설명하는 모식도.
도 3은 본 발명의 제1 실시 형태를 설명하는 그래프.
도 4는 본 발명의 제1 실시 형태를 설명하는 그래프.
도 5는 본 발명의 제2 실시 형태를 나타내는 회로도.
도 6은 본 발명의 제3 실시 형태의 구성을 모식적으로 나타내는 단면도.
도 7은 본 발명의 제4 실시 형태를 나타내는 회로도.
도 8은 종래의 기술을 모식적으로 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11 : N형 베이스 영역
7, 71, 74 : 내부 게이트 전극
72, 73 : 부유 게이트 전극
R2, R3 : 저항
Q2 : NPN 트랜지스터
M1 : NMOS 트랜지스터
9, 91, 92: 외부 에미터 전극
10: 외부 콜렉터 전극
제1 실시 형태.
도 1은 본 발명에 따른 과전압 보호 기능을 내장하는 반도체 장치(101)의 구성 및 이것과 NMOS 트랜지스터(M1)와의 접속을 모식적으로 도시하는 단면도이다. 불순물 농도가 낮은 N형 베이스 영역(11)의 제1 주면(도 1에서 상측에 위치한 주면)에는, P형 베이스 확산 영역(21)이 형성되어 있다. 그리고 P형 베이스 확산 영역(21)의 제1 주면(N형 베이스 영역(11)의 제1 주면에서 떨어져 있는 주면) 에는 불순물 농도가 높은 N형 에미터 확산 영역(31)이, 소정의 피치로 선택적으로 설치되어 있다.
P형 베이스 확산 영역(21)의 제1 주면으로부터 N형 베이스 영역(11) 도중까지, N형 에미터 확산 영역(31) 및 P형 베이스 확산 영역(21)을 관통하여 홈이 파여져 있다. 이 홈에는, 예를 들면 불순물 농도가 높은 폴리실리콘에 의해 형성되는 내부 게이트 전극(71)이 게이트 절연막(61)에 둘러싸여 매립되어 있다. 또한, 게이트 전극(71)이 형성된 홈에 근접하여 P형 베이스 확산 영역(21)의 제1 주면으로부터 N형 베이스 영역(11)의 도중까지, P형 베이스 확산 영역(21)을 관통하여 홈이 파여져 있다. 이 홈에는, 예를 들면 불순물 농도가 높은 폴리실리콘에 의해 형성되는 부유 게이트 전극(72)이 게이트 절연막(62)에 둘러싸여 매립되어 있다.
모든 내부 게이트 전극(71)도 공통적으로 게이트 단자(Gate)에 접속되어 있고, 부유 게이트 전극(72)은 NMOS 트랜지스터(M1)의 게이트 전극에 접속되어 있다. P형 베이스 확산 영역(21)의 제1 주면에는 외부 에미터 전극(91)이 설치되고, N형 에미터 확산 영역(31) 및 P형 베이스 확산 영역(21)이 단락하고 있다. 외부 에미터 전극(911)에는 NMOS 트랜지스터(M1)의 소스 및 에미터 단자(Emitter)도 접속되어 있다. NMOS 트랜지스터(M1)의 드레인은 외부 단자(Out)에 접속되어 있다.
N형 베이스 영역(11)의 제2 주면(도 1에서는 하측에 위치한 주면)에는, 불순물 농도가 높은(예를 들면 1×1016∼1×1018㎝-3) N형 버퍼 영역(4), N형 버퍼 영역(4)보다도 더 높은 불순물 농도(예를 들면 1×1018∼1×1020㎝-3)를 갖는 P형 영역(5), 외부 콜렉터 전극(10)이 이 순서로 적층되어 있다. 외부 콜렉터 전극(10)에는 콜렉터 단자(Collector)가 접속된다.
이와 같은 구성에서, 내부 게이트 전극(71)과 부유 게이트 전극(72)과는 동일한 공정으로 형성할 수 있다. 다른 것은, 이들이 저장되어 있는 홈의 상부에서 N형 에미터 확산 영역(31)이 설치되어 있는지의 여부이고, 소정의 피치로 복수개 형성되는 N형 에미터 확산 영역(31)을 1군데 추출함으로써, 2종의 홈을 용이하게 실현할 수 있다.
상기된 구성으로부터 분명히 알 수 있듯이, 반도체 장치(101)는 트렌치 게이트형 ICBT에서 그 내부 게이트 전극(71)의 일부를 부유 게이트 전극(72)으로서 채용한 것이고, 부유 게이트 전극(72)을 둘러싼 홈에 대해서는 N형 에미터 확산 영역(31)의 형성을 생략한 것이다.
반도체 장치(101)에서, 게이트 구동 전원(도시하지 않음)으로 적당한 전류 제한 저항(도시하지 않음)을 이용해 게이트 단자의 전위가 에미터 단자의 전위 이하 로 되도록 바이어스할 경우를 생각한다. 이 경우, P형 베이스 확산 영역(21) 중, 내부 게이트 전극(71)을 둘러싼 홈에 접한 부분인 채널 영역의 전위는, 채널 영역 이외의 P형 베이스 확산 영역(21)의 전위 이하로 되고, 채널 영역은 공핍화하지 않는다. 따라서, 콜렉터 단자의 전위를 에미터 단자의 전위보다 높여도, 양자간에는 거의 전류가 흐르지 않아, 오프 상태로 된다.
이 상태로 콜렉터 단자의 전압을 높여가면, N형 베이스 영역(11)에 공핍층(21)이 넓어지고, N형 베이스 영역(11)과 P형 베이스 확산 영역(21)과의 경계(이하「접합 경계」라 함) 에서의 전계가 강하게 된다. 콜렉터의 전위가 상승할수록 공핍층이 길게 연장되고, 그 중 실효 전하에 의해 접합 경계의 전계(이하 「접합 경계 전계」라고 함)가 증대한다. 접합 경계 전계가 실리콘의 임계 전계에 도달하면 캐리어의 충돌 전리가 심하게 발생하게 되고, 반도체 장치(101)가 구비되는 트렌치형 IGBT부는 항복하게 된다.
이 때 부유 게이트 전극(72)의 전위는 접합 경계 전계에 비례하여 상승한다. 이하, 도 2 내지 도 4를 이용해 이것을 설명한다. 부유 게이트 전극(72)은 내부 게이트 전극(71)과 근접하고, 형상도 거의 동일하게 형성할 수 있으며, 특히 내압이 수백 내지 수천 V 정도의 파워 디바이스에서는 트렌치형 IGBT부의 전계 및 전위는 소자의 두께 방향과 수직 평면에서 변화가 작다. 따라서, 소자의 두께 방향에 대해서의 1차원적인 전계 및 전위의 분포를 검토한다.
도 2는 부유 게이트 전극(72)이 존재하는 위치에서의 두께 방향만을 고려한 모식도이다. 부유 게이트 전극(72)을 둘러싼 게이트 절연막(62)은 여기서는 부유 게이트 전극(72)의 외부 에미터 전극(91)측에 존재하는 게이트 절연막(621)과, 부유 게이트 전극(72)의 외부 콜렉터 전극(10)측에 존재하는 게이트 절연막(622)으로서 나타내고 있다. 게이트 절연막(621, 622)의 두께를 각각 Tox1, Tox2로 하고, 또한 부유 게이트 전극(72)의 두께를 GD로 한다. 게이트 절연막(622)의 외부 콜렉터 전극(10)측에는 N형 베이스 영역(11)이 두께 TSi로 존재한다.
도 3은 도 2에서 도시된 구조에서의 전계 강도를 나타내는 그래프이다. 횡축에는 N형 베이스 영역(1)의 제1 주면으로부터의 거리를 취하고 있다. 부유 게이트 전극(72)은 도체로서 취급할 수 있기 때문에, 전계 강도는 0이다. N형 베이스 영역(11)의 실효 전하 밀도는 거의 일정해도, 전계 강도는 직선적으로 감소하면 근사할 수 있다. 게이트 절연막(621, 622)은 절연물이기 때문에 전계 강도는 일정치 Eox를 취한다. 실리콘의 유전률 및 실리콘 산화막의 유전률을 각각 εSi, εox로 하면, 게이트 절연막(622)에 접한 개소에서의 N형 베이스 영역(11)의 전계 강도, 즉 접합 경계 전계의 강도는 Esm=εox·Eox/εSi로 구해진다.
도 4는 도 2에서 도시된 구조에서의 전압을 도시하는 그래프이다. 횡축에는 도 3과 마찬가지로 N형 베이스 영역(1)의 제1 주면으로부터의 거리를 취하고 있다. N형 베이스 영역(1)의 제1 주면에서의 전위(즉 외부 에미터 전극(91)의 전위)를 기준으로 하여 부유 게이트 전극(72)의 전압은, Vfg=Eox·Tox1로 결정된다. N형 버퍼 영역(4), P형 영역(5)에 따른 전압은 작으므로 무시하면, 에미터 단자와 콜렉터 단자 사이에 관한 전압은,
Vd=Esm·TSi/2+Eox·(Tox1+Tox2)
=Vfg{(1/2)·(εox/εSi)·(TSi/Tox1)+(1+α)}
로서 구할 수 있다(여기서 α=Tox2/Tox1임). 이상과 같이, 부유 게이트 전극(72)의 전위로서, 항복 조건에 직접 관계하는 접합 경계 전계의 강도나, 에미터 단자와 콜렉터 단자 사이에 걸리는 전압을 모니터할 수 있다.
이와 같이 부유 게이트 전극(72)의 전위가 접합 경계 전계에 비례하는 것은, 디바이스 시뮬레이션에 의해서도 확인된다. 또한, IGBT부의 항복 전압은 부유 게이트 전극(72)의 유무에 따라 거의 다른 일은 없는 것도 디바이스 시뮬레이션에 의해 확인할 수 있다.
부유 게이트 전극(72)의 전위는 정전 용량에 의존하여 결정되기 때문에, 이것을 검출하기 위해서는 절연 게이트 소자의 게이트 전극과 같이, 정상 전류가 흐르지 않는 단자를 이용할 수 있다. 여기서는, NMOS 트랜지스터(M1)의 게이트가 부유 게이트 전극(72)에 접속되어 있다. 그리고, 과전압으로부터 IGBT부를 보호하기위해, IGBT부가 항복하는 것(즉, 접합 경계 전계가 임계 전계가 됨)보다도 낮은 전압으로 NMOS 트랜지스터(M1)가 도통하도록, 그 게이트 임계치 전압이 조정된다.
외부 단자와 게이트 단자 사이에는 NMOS 트랜지스터의 드레인에 흐르는 전류에 기초하여 게이트 단자에 전하를 공급하는 구동 회로를 접속함으로써, 게이트 단자의 전압을 상승시켜 일시적으로 반도체 장치(101)를 온 구동시킬 수 있다. 단 부유 게이트 전극(72)에 접속되어야 되는 게이트를 갖는 절연 게이트 소자(여기서는 NMOS 트랜지스터(M1))의 입력 용량은 작은 것이 바람직하다. 본 입력 용량은 부유 게이트 전극(72)의 부하로서 접속되기 때문에, 이것이 정전 용량에 끼치는 영향을 작게 할 필요가 있기 때문이다. 이 경우, 절연 게이트 소자의 사이즈를 작게 할 필요가 있고, 트랜지스터 절연 게이트 소자와 외부 에미터 전극(91) 사이에 흐르는 전류가 작아지지만, 예를 들면 구동 회로가 이 전류를 증폭하면 좋다. 구체적인 구성은 후술하는 제2 실시 형태, 제4 실시 형태에서 나타낸다.
이상과 같이 본 실시 형태에 따르면, 파워 트랜지스터가 항복하기 직전의 상태를, IGBT부가 형성되는 셀에 설치된 부유 게이트 전극(72)의 용량 결합만으로 검출할 수 있다. 즉, 셀의 전계를 직접 모니터하기 때문에, N형 베이스 영역(11)에 캐리어가 높은 밀도에서 기울어 존재하는 상태에서 생기는 항복에 대해서도 보호가 가능하다. 또한 애벌란시 다이오드가 내장되어 있지 않기 때문에, 과잉 캐리어의 유출에 따른 게이트 전압의 상승, 나아가서는 턴오프 동작의 영향이 없고, 또한 IGBT 부의 게이트 단자의 전위가 에미터 단자의 전위보다도 낮은 상태(역바이어스 상태)에서 동작하고 있는 경우에도, 항복 전압의 저하라는 문제점도 생기지 않는다. 따라서 종래의 제1 내지 제3 문제점을 전부 해결하면서, 파워 트랜지스터의 항복, 파괴를 회피할 수 있다.
또한, 내부 게이트 전극(71)과 부유 게이트 전극(72)이 유사한 구성으로 얻어지기 때문에, 종래의 IGBT를 제조하는 공정에 대해 약간의 변경 밖에 요구되지 않는다. 그리고, 종래의 셀에서 부유 게이트 전극(72)을 제조할 수 있기 때문에, 부유 게이트 전극(72)이 검출하는 전위는 주 전극간의 전계, 전압을 잘 반영하고, 과전압 상태가 인가될 경우의 검출을 정확하게 행할 수 있다.
또, 부유 게이트 전극(72)으로서, 내부 게이트 전극(71)을 채용할 수 있다. 즉, 부유 게이트 전극(72)으로서 기능하는 내부 게이트 전극(71)만을 NMOS 트랜지스터(M1)의 게이트에 접속하고, 그 밖의 내부 게이트 전극(71)을 통상의 IGBT와 마찬가지로 하여 게이트 단자에 접속하면 된다. 이 경우에는 부유 게이트 전극(72)으로서 기능하는 내부 게이트 전극(71)의 상부 근방에는 N형 에미터 확산 영역(31)이 존재하게 되지만, 본 N형 에미터 확산 영역(31)에 접속되지 않도록 외부 에미터 전극(91)을 정형하던지, 본 N형 에미터 확산 영역(31)과 외부 에미터 전극(91) 사이에 절연물을 개재시키면, 도 2 ∼ 도 4에서 설명된 것에 감안하여 본원의 효과를 손상시키는 것은 아니다. 더욱이, N형 에미터 확산 영역(31)을 소정의 간격으로 형성하고, 이것을 추출할 필요도 없기 때문에, 종래의 제조 공정을 더욱 많이 이용할 수 있어 유리하다.
제2 실시 형태.
도 5는 본 실시 형태를 도시하는 회로도이다. 본 실시 형태에서는 파워 트랜지스터(100)를 구동하는 기술을 나타낸다. 파워 트랜지스터(100)로서는 제1 실시 형태에서 도시된 반도체 장치(101)를 이용할 수 있다. 단, 도면 중의 파워 트랜지스터(100)의 기호는 편의적으로 그린 것으로, 종래의 IGBT의 기호에 추가하여 V 자형의 도형을 부유 게이트(FG)를 도시한 것으로서 묘사하고 있다. 부유 게이트(FG)에는 반도체 장치(101)의 부유 게이트 전극(72)이 전기적으로 접속된다.
NMOS 트랜지스터(M1)의 게이트에는 부유 게이트(FG)가, 소스에는 파워 트랜지스터(100)의 에미터 단자가 각각 접속되어 있다. 드레인은 저항 R1, R2의 직렬 접속을 통해 전위 Vcc를 인가하는 전위점(이하, 전위점과 그 인가되는 전위에는 동일한 부호를 혼동하여 이용함) Vcc가 접속되어 있다. PNP 트랜지스터(Q1)의 에미터는 저항 R2와 공통적으로 전위점 Vcc에 접속되고, 콜렉터는 파워 트랜지스터(100)의 게이트 단자에 접속되며, 베이스는 저항 R1을 통해 NMOS 트랜지스터(M1)의 드레인에 접속된다.
게이트 드라이버(20)는 게이트 구동 저항 Rg을 통해 파워 트랜지스터(100)의 게이트 단자에 접속된 출력단을 갖고, 2개의 전위점 Vcc, Vee가 접속되어 구동된다. 여기서 전위 Vee는 전위 Vcc보다도 낮다. 게이트 드라이버(20)는, 예를 들면 상보형의 출력단을 구비하고 있고, 게이트 드라이버(20)의 입력단 In에 인가되는 신호에 기초하여, 그 출력단에서 전류가 흐른다.
도 5에 도시된 회로는 이하와 같이 동작한다. 파워 트랜지스터(100)가 과전압 상태에 없을 경우에는, 부유 게이트(FG)의 전위가 낮기 때문에 NMOS 트랜지스터(M1)는 오프 상태에 있고, 그 드레인 전류도 흐르지 않으며, PNP 트랜지스터(Q1)도 오프 상태에 있다. 따라서 파워 트랜지스터(100)는, 게이트 구동 저항 Rg를 통해 그 게이트 단자에 인가되는 게이트 드라이버(20)의 출력에 의해 온, 오프의 제어를 받는다.
파워 트랜지스터(100)의 콜렉터 단자와 에미터 단자 사이에 인가되는 전압이 상승하면, 부유 게이트(FG)의 전위가 상승한다. 그리고 제1 실시 형태에서 설명한 바와 같이 NMOS 트랜지스터(M1)의 게이트 임계치를 적절히 설정해 둠에 따라, 항복 전압에 이르는 것보다도 전에 NMOS 트랜지스터(M1)가 온한다. 그러면 저항R1을 통해 PNP 트랜지스터 Q1에 베이스 전류가 흐르고, PNP 트랜지스터 Q1은 온한다. 파워 트랜지스터(100)가 오프하고 있는 상태, 혹은 턴오프 동작의 과정에서는 게이트 드라이버(20)의 출력은 파워 트랜지스터(100)의 에미터 단자의 전위 이하로 설정되지만, 전위점 Vcc로부터 PNP 트랜지스터 Q1, 게이트 구동 저항 Rg를 통해 전류가 게이트 드라이버(20)로 유입되기 때문에, 게이트 구동 저항 Rg에서 전압이 발생하고, 파워 트랜지스터(100)의 게이트 단자의 전위가 상승한다. 이에 따라 파워 트랜지스터(100)는 턴온하고, 콜렉터 단자의 전위 상승을 방해하는 동작이 행하여진다. 즉 아날로그 피드백에 의한 정전압 클램프 동작이 행해지는 것이다. 따라서, 과전압의 인가에 따른 파워 트랜지스터(100)의 파괴를 미연에 방지할 수 있다.
게이트 드라이버(20)의 구성은 상보형의 출력단을 구비하고 있지 않아도, PNP 트랜지스터 Q1으로부터 게이트 구동 저항 Rg를 통해 공급되는 전류를 싱크할 수 있으면 된다.
제3 실시 형태.
도 6은 본 발명에 따른 과전압 보호 기능을 내장하는 반도체 장치(102)의 구성 및 이것과 NMOS 트랜지스터 M1와의 접속을 모식적으로 도시하는 단면도이다. 불순물 농도가 낮은 N형 베이스 영역(1)의 제1 주면(도 6에서 상측에 위치한 주면)에는, 소정의 피치로 선택적으로 P형 베이스 확산 영역(2)이 형성되어 있다. P형 베이스 확산 영역(2)의 내부에는, 제1 주면에서 선택적으로 형성된, 불순물 농도가 높은 N형 에미터 확산 영역(3)이 설치되어 있다. P형 베이스 확산 영역(2) 중, N형 베이스 영역(1)과 N형 에미터 확산 영역(3)에 끼워진 부분이라도 제1 주면에 노출되어 있는 채널 영역은, 예를 들면 실리콘 산화막으로 형성되는 게이트 산화막(6)에 의해 덮여 있다. 예를 들면 불순물 밀도가 높은 폴리실리콘으로 형성되는 내부 게이트 전극(7)이, 게이트 산화막(6)을 통해 채널 영역에 대향하여 설치된다. 어떤 경우의 내부 게이트 전극(7)도 공통으로 게이트 단자(Gate)에 접속된다. 채널 영역 이외의 P형 베이스 확산 영역(2)과 N형 에미터 확산 영역(3)은, 제1 주면에서 어느 경우나 외부 에미터 전극(92)을 통해 에미터 단자(Emitter)에 접속되어 있다. N형 베이스 영역(1)의 제2 주면(도 6에서는 하측에 위치한 주면)에는, 제1 실시 형태와 마찬가지로 하여 N형 버퍼 영역(4), P형 영역(5), 외부 콜렉터 전극(10)이 이 순서로 적층되고, 외부 콜렉터 전극(10)에는 콜렉터 단자(Collector)가 접속된다.
이상으로 진술한 구성은 소위 플래너형 IGBT를 나타내고, 종래의 N 채널IGBT(200)에서도 구비되어 있지만, 반도체 장치(102)에는 특징적인 구성으로서 부유 게이트 전극(73)이 추가되어 설치되어 있다. 부유 게이트 전극(73)은, N형 베이스 영역(1) 중, P형 베이스 확산 영역(2)이 형성되어 있지 않은 제1 주면에 게이트 산화막(63)을 통해 대치한다. 부유 게이트 전극(73)은 NMOS 트랜지스터(M1)의 게이트 전극에 접속되어 있다.
에미터 전극(92)에는 NMOS 트랜지스터(M1)의 소스 및 에미터 단자도 접속되어 있다. NMOS 트랜지스터(M1)의 드레인은 외부 단자(Out)에 접속되어 있다.
도 6에 도시되는 바와 같이, 내부 게이트 전극(7)도 P형 베이스 확산 영역(2)이 형성되어 있지 않은 제1 주면에 대치하고 있는 부분을 갖지만, 부유 게이트 전극(73)은, 내부 게이트 전극(7)과 같이 제1 주면에서 N형 에미터 확산 영역(3)과 N형 베이스 영역(1)에 끼워진 P형 베이스 확산 영역(2)에 대치하는 영역을 갖는 것이 아니다. 한편, 도 6에 도시된 바와 같이, 제1 주면에서 N형 에미터 확산 영역(3)과 N형 베이스 영역(1)에 끼워진 P형 베이스 확산 영역(2)에, 게이트 산화막(63)을 통해 대치하는 내부 게이트 전극(74)을 설치하고, 내부 게이트 전극(7)에 접속할 수 있다.
부유 게이트 전극(73)과 내부 게이트 전극(7, 74)은 상기의 구성을 채용하기 때문에, 이들을 동일한 공정으로 용이하게 형성할 수 있다. 따라서 제1 실시 형태와 마찬가지로 하여, 종래의 IGBT를 제조하는 공정에 대해 약간의 변경 밖에 요구되지 않는다. 그리고 종래의 셀에서 부유 게이트 전극(73)을 제조할 수 있기 때문에, 부유 게이트 전극(73)이 검출하는 전위는 주 전극사이의 전계, 전압을 잘 반영하고, 과전압 상태가 인가될 경우의 검출을 정확히 행할 수 있다.
또 부유 게이트 전극(73)으로서, 내부 게이트 전극(7)을 채용할 수 있다. 즉, 부유 게이트 전극(73)으로서 기능하는 내부 게이트 전극(7)만을 NMOS 트랜지스터 (M1)의 게이트에 접속하고, 그 외의 내부 게이트 전극(7)을 통상의 IGBT 와 마찬가지로 하여 게이트 단자에 접속하면 된다. 이 경우에는 부유 게이트 전극(73)으로서 기능하는 내부 게이트 전극(7)의 하측에는 N형 에미터 확산 영역(3)이 존재하게 되지만, 본 N형 에미터 확산 영역(3)에 접속되지 않도록 외부 에미터 전극(92)을 정형하던지, 본 N형 에미터 확산 영역(3)과 외부 에미터 전극(92) 사이에 절연물을 개재시키면, 도 2 ∼ 도 4에서 설명된 것에 감안하여 본원의 효과를 손상시키는 것은 아니다. 또한, 내부 게이트 전극(74)과 부유 게이트 전극(73)을 도 6에 도시하는 바와 같이 분할할 필요도 없기 때문에, 종래의 제조 공정을 보다 많이 이용할 수 있어 유리하다.
또한 본 실시 형태에서는, 제1 실시 형태에 도시된 형태와 비교하면, 에칭이나 성막 공정이 복잡한, 홈을 형성하는 프로세스가 없기 때문에, 비용을 억제할 수 있다. 단, 제1 실시 형태에 도시된 기술은 트렌치 게이트형이기 때문에, 온전압과 스위칭 손실의 트레이드 오프의 성능은 우수하다.
제2 실시 형태에서의 파워 트랜지스터(100)로서 본 실시 형태의 반도체 장치(102)를 채용할 수 있는 것은 당연하고, 그 경우에는 부유 게이트(FG)에는 부유 게이트 전극(73)이 전기적으로 접속된다.
제4 실시 형태.
도 7은 본 실시 형태를 도시하는 회로도이다. 본 실시 형태는, 파워 트랜지스터(100)를 구동하는 기술을 나타내고, 파워 트랜지스터(100)로서는 제1 실시 형태, 제3 실시 형태에서 도시된 반도체 장치(101, 102)를 이용할 수 있다. NMOS 트랜지스터(M1)의 게이트에는 부유 게이트(FG)가, 소스에는 파워 트랜지스터(100)의 에미터 단자가 각각 접속되어 있다. 드레인은 저항(R1)을 통해 NPN 트랜지스터 Q2의 베이스에 접속되어 있다. 게이트 드라이버(20)의 출력 단자는 다이오드(D1)의 애노드에 접속되고, 다이오드(D1)의 캐소드는 게이트 구동 저항 Rg를 통해 파워 트랜지스터(100)의 게이트 단자에 접속되어 있다. NPN 트랜지스터 Q2의 에미터는 다이오드 D2의 애노드에 접속되고, 다이오드 D2의 캐소드는 다이오드 D1의 애노드에 접속되어 있다. 또한, NPN 트랜지스터 Q2의 에미터와 베이스 사이에는 저항 R3이 접속되어 있다. NPN 트랜지스터 Q2의 베이스, 콜렉터는 각각 저항 R2, R4를 통해 파워 트랜지스터(100)의 게이트 단자에 접속되어 있다.
도 7에 도시된 회로는, 전원 전압의 변동에 따른 과전압 보호라기 보다도, 오히려 턴오프 동작이 생길 경우에 배선의 기생 인덕턴스에 기인하여 생길 수 있는 스파이크 전압에 따라 야기되는 과전압 파괴를 회피할 수 있다.
파워 트랜지스터(100)를 온 구동할 때에는 게이트 드라이버(20)의 출력단의 전위는 파워 트랜지스터(100)의 에미터 단자의 전위보다도 15V 정도 높게 설정되고, 다이오드 D1이 순바이어스를 받아 도통한다. 이 때 다이오드 D2는 역바이어스를 받아 도통하지 않기 때문에 트랜지스터 Q2는 버퍼 트랜지스터(100)의 동작에 관여하지 않는다. 또한, 부유 게이트(FG)의 전위도 높아지지 않기 때문에 NMOS 트랜지스터(M1)도 파워 트랜지스터(100)의 동작에 관여하지 않는다. 따라서 게이트 구동 저항 Rg를 통해 파워 트랜지스터(100)의 게이트 단자에 전류가 공급되고(즉, 파워 트랜지스터(100)의 입력 용량이 충전됨), 해당 게이트 단자의 전위가 상승하여, 파워 트랜지스터(100)가 턴온한다.
파워 트랜지스터(100)를 오프 상태로 구동할 경우에는, 게이트 드라이버(20)의 출력단의 전위는 파워 트랜지스터(100)의 에미터 단자의 전위 이하로 설정된다. 따라서 다이오드 D1은 역바이어스를 받고, 게이트 구동 저항 Rg는 파워 트랜지스터(100)의 동작에 관여하지 않는다. 한편, 다이오드 D2는 순 바이어스를 받아, 파워 트랜지스터(100)의 게이트 단자에 충전된 전하의 일부가 저항 R2를 통해 NPN 트랜지스터 Q2의 베이스로 유입된다. 이것이 NPN 트랜지스터 Q2에 의해 증폭되기 때문에, 파워 트랜지스터(100)의 게이트 단자로부터 전하가 저항 R4, NPN 트랜지스터 Q2의 콜렉터·에미터 사이, 다이오드 D2를 경유하여 게이트 드라이버(20)의 출력단으로 유입된다. 이로써 파워 트랜지스터(100)의 게이트 단자의 전위는 저하하여 파워 트랜지스터(100)는 턴오프한다.
턴오프 동작에서, 파워 트랜지스터(100)의 콜렉터 단자의 전위가 상승하고, 콜렉터 단자에 흐르는 전류가 감소하지만, 배선에 기생하는 인덕턴스에 유도 전압이 발생하여 전원 전압 이상의 높은 전압이 파워 트랜지스터(100)에 인가될 경우가 있다. 이와 같은 경우에 과전압 상태가 생기지 않으면, 부유 게이트(FG)의 전위가 낮기 때문에 NMOS 트랜지스터(M1)는 오프 상태이고, 드레인 전류는 흐르지 않는다. 따라서, 파워 트랜지스터(100)의 게이트 단자에 축적된 전하는 NPN 트랜지스터 Q2와 저항 R4를 통해 방전하고, 오프 상태로의 천이는 종료한다. 이 경우, NPN 트랜지스터 Q2의 증폭 작용에 따라 파워 트랜지스터(100)의 게이트 단자로부터 얻을 수 있는 전류를, 저항 R4에 의해 크게 설정할 수 있으므로, 고속으로 오프 상태로 이행시킬 수 있다.
그러나, 턴오프 동작의 도중에서 과전압 상태로 되는 경우에는 파워 트랜지스터(100)의 부유 게이트(FG)의 전위가 상승하고, NMOS 트랜지스터(M1)가 온한다. 따라서 저항 R1을 통해 NPN 트랜지스터 Q2의 베이스 전류가 바이패스되어 버리고, NPN 트랜지스터 Q2는 오프해 버린다. 따라서 파워 트랜지스터(100)의 게이트 단자로부터의 전류는 저항 R1, R2에 의해 한정된다. 통상, NPN 트랜지스터 Q2의 동작 바이어스점을 결정하는 저항 R1, R2는 크게 설정되기 때문에, 이들을 흐르는 전류는 억제된다.
이상의 현상에 의해, 파워 트랜지스터(100)의 게이트 단자의 전위가 저하하는 속도는 완만해지고, 그 콜렉터 단자에 흐르는 전류의 감소율은 저하하며, 기생 인덕턴스가 존재해도 유도 전압은 작게 된다. 따라서 파워 트랜지스터(100)의 콜렉터 단자의 전위는 저하하고, 과전압 상태가 더욱 진행하는 일이 없다. 즉, 이 경우에도 아날로그 피드백에 의해 정전압 클램프가 행해지는 것이다.
본 실시 형태에서는, 파워 트랜지스터(100)의 게이트 단자의 전위가 에미터 단자의 전위보다도 낮아지지 않고 파워 트랜지스터(100)가 구동된다. 제2 실시 형태에 도시된 기술과 비교하여 온 구동하는 전원(PNP 트랜지스터 Q1의 에미터에 접속된 전위점 Vcc)을 필요로 하지 않고 과전압으로부터 보호할 수 있기 때문에, NPN 트랜지스터 Q2, 다이오드 D1, D2, 저항 R1 ∼ R4, NMOS 트랜지스터(M1)를 파워 트랜지스터(100)와 함께 집적하여 외관 상 하나의 IGBT(300)로서 반도체 소자를 얻을 수 있다.
그 밖의 변형
이상에 도시된 실시 형태에서는 N 채널형 IGBT가 소개되었지만, P 채널형 IGBT에 대해서도 적용할 수 있고, 또 MOSFET, EST(Emitter Switched Thyristor)와 같이, 자기에 흐르는 전류를 자기의 절연 게이트에 의한 제어로 차단할 수 있는 반도체 소자이면 마찬가지로 적용할 수 있다. 또한, 제2 실시 형태, 제4 실시 형태에서 도시된 소자, 즉 과전압 검출용의 절연 게이트 소자, 피드백 회로를 구성하는 트랜지스터, 다이오드, 저항은 파워 트랜지스터 칩과는 별도의 기판 상에 실장하여 배선으로 조합시킬 수도 있다. 물론, 접합 분리나 유전체 분리법을 이용해 파워 트랜지스터와 동일한 칩 상에 집적할 수 있다.
본 발명의 절연 게이트형 반도체 장치에 따르면, 소위 절연 게이트에서 전위가 모니터되고, 제1 및 제2 전류 전극의 사이가 비도통인 상태에서 과잉 전압이 인가되었을 경우에, 일시적으로 온 구동된다. 따라서 제1 및 제2 전류 전극 사이에 존재하는 반도체층에서 캐리어가 기울어 존재하는 상태에서 생기는 항복에 대해서도, 과잉 전압으로부터의 보호를 할 수 있다. 또한 애벌란시 다이오드가 내장되어 있지 않기 때문에, 과잉 캐리어가 유출해도 구동용 게이트의 전압이 상승하거나, 나아가서는 턴오프 동작으로 영향주는 일이 없다. 또한 구동용 게이트와 제1 전류 전극 사이에 역바이어스가 걸린 상태에서 동작하고 있는 경우라도, 항복 전압의 저하라는 문제점은 생기지 않는다.
또한, 본 발명의 절연 게이트형 반도체 장치에 따르면, 구동용 게이트 및 검출용 게이트를 서로 유사한 구성으로 얻을 수 있기 때문에, 종래의 절연 게이트형 반도체 장치의 제조 공정에 대해 약간의 변경 밖에 요구되지 않는다. 그리고 종래의 절연 게이트형 반도체 장치에도 구비되는 구동용 게이트가 형성되는 영역에서 검출용 게이트도 제조할 수 있기 때문에, 모니터 전위는 제1 및 제2 전류 전극 사이의 전계, 전압을 잘 반영한다. 따라서 제1 및 제2 전류 전극 사이가 비도통인 상태에서 과잉 전압이 인가되었을 경우의 검출을 정확히 행할 수 있다.
또 본 발명의 절연 게이트형 반도체 장치에 따르면, 전위 검출용 게이트는 부유 상태로 유지된 상태에서, 모니터 전위가 소정의 레벨을 넘으면 절연 게이트형 트랜지스터의 제2 전류 전극에 전류가 흐르고, 구동 회로에 의해 절연 게이트형 반도체 장치를 일시적으로 온 구동할 수 있다.

Claims (3)

  1. 반도체 기판;
    상기 반도체 기판을 사이에 둔 제1 및 제2 전류 전극;
    상기 제1 및 제2 전류 전극으로부터 절연되고, 부여되는 전하에 의존하여 상기 제1 및 제2 전류 전극 사이가 도통·비도통하는 구동용 게이트; 및
    부유 상태에 있는 전위 검출용 게이트
    를 구비하고,
    상기 전위 검출용 게이트는 상기 제1 및 제2 전류 전극 사이의 전위차에 의존하는 모니터 전위를 검출하며,
    상기 모니터 전위가 소정의 레벨을 넘었을 경우에, 상기 구동용 게이트에 따라 상기 제1 및 제2 전류 전극 사이가 도통되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  2. 제1항에 있어서, 상기 구동용 게이트 및 상기 검출용 게이트 어느 것도 상기 반도체 기판의 두께 방향으로 뚫린 홈에 설치되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  3. 제1항에 있어서, 상기 전위 검출용 게이트가 접속되는 제어 전극과, 상기 제어 전극으로부터 절연된 제1 및 제2 전류 전극을 갖는 절연 게이트형 트랜지스터; 및
    상기 절연 게이트형 트랜지스터의 상기 제2 전류 전극에 흐르는 전류에 기초하여 상기 절연 게이트형 반도체 장치의 상기 구동용 게이트 전극에 전하를 충방전하는 구동 회로를
    더 구비하고,
    상기 절연 게이트형 트랜지스터의 상기 제1 전류 전극은, 상기 절연 게이트형 반도체 장치의 상기 제1 전류 전극에 접속되고,
    상기 절연 게이트형 트랜지스터는 상기 모니터 전위가 상기 소정 레벨을 넘으면 도통하는 것을 특징으로 하는 절연 게이트형 반도체 장치.
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