KR19990066454A - 반도체 장치의 트렌치 격리 형성 방법 - Google Patents

반도체 장치의 트렌치 격리 형성 방법 Download PDF

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Abstract

본 발명은 트렌치 격리막 내의 보이드 형성을 방지하는 반도체 장치의 트렌치 격리 형성 방법에 관한 것으로, 반도체 기판 상에 트렌치 식각 마스크를 형성하되, 제 1 물질층과 제 1 물질층과 식각 선택비를 갖는 제 2 물질층을 차례로 적층하여 형성한다. 트렌치 식각 마스크를 사용하여 반도체 기판을 식각 하여 트렌치를 형성한다. 제 1 물질층의 양측벽을 선택적으로 식각 하여 제 1 물질층이 제 2 물질층에 대해 언더 컷 프로파일을 갖도록 형성한다. 트렌치 식각 마스크를 포함하여 반도체 기판 전면에 트렌치 필링 절연막을 형성한다. 언더 컷 프로파일은 트렌치 입구의 트렌치 필링 절연막의 증착 속도를 감소시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, 트렌치 입구의 트렌치 필링 절연막의 증착 속도를 상대적으로 감소시킬 수 있고, 따라서 스텝 카버리지 불량에 따른 보이드를 방지할 수 있다. 이로써, 소자 격리 특성을 향상시킬 수 있으며, 게이트 산화막의 특성 열화를 방지할 수 있다.

Description

반도체 장치의 트렌치 격리 형성 방법(A Method of Fabricating Trench Isolation of Semiconductor Device)
본 발명은 반도체 장치의 트렌치 격리 형성 방법에 관한 것으로, 좀 더 구체적으로는 보이드 없는(void free) 얕은 트렌치 격리(Shallow Trench Isolation; 이하 'STI'라 함) 형성 방법에 관한 것이다.
소자가 고집적화됨에 따라, 최근에 소자 격리 방법으로 STI 방법이 시도되고 있다.
이 방법은 종래의 LOCOS(LOCal Oxidation of Silicon) 방법 보다 소자 격리 특성이 우수할 뿐아니라, 엑티브 영역(active region)을 보다 넓게 확보할 수 있는 장점을 갖는다.
도 1a 내지 도 1c는 종래의 반도체 장치의 트렌치 격리 형성 방법을 순차적으로 보여주는 단면도이다.
도 1a를 참조하면, 종래의 반도체 장치의 트렌치 격리 형성 방법은 먼저, 반도체 기판(10) 상에 트렌치 식각 마스크(14)를 형성한다.
상기 트렌치 식각 마스크(14)는, 상기 반도체 기판(10) 상에 패드 산화막(pad oxide layer)(12)을 사이에 두고 형성된다. 상기 트렌치 식각 마스크(14)는 식각 정지층(14a)과 패터닝(patterning) 절연막(14b)이 순차적으로 적층된 다층막이다. 예를 들어, 상기 식각 정지층(14a)은 실리콘 질화막(SiN)이고, 상기 패터닝 절연층(14b)은 산화막이다.
상기 트렌치 식각 마스크(14)를 사용하여 상기 반도체 기판(10)을 소자 격리에 필요한 정도의 적절한 깊이로 식각 하여 트렌치(16)를 형성한다.
상기 트렌치(16) 내벽에 고온 산화막(18)을 형성한다.
도 1b에 있어서, 상기 고온 산화막(18)을 포함하여 반도체 기판(10) 전면에 트렌치 필링 절연막(20)을 형성한다.
참조 번호 21a 및 21b로 각각 나타낸 바와 같이, 트렌치 식각 마스크(14)의 양측벽에 형성되는 트렌치 필링 절연막이 트렌치 하부 및 내벽에 형성되는 트렌치 필링 절연막보다 상대적으로 두껍게 형성된다. 이것은 트렌치 필링 절연막(20)의 부위별 증착 속도의 차이에 기인한다.
결과적으로, 도 1c의 참조 번호 22로 나타낸 바와 같이, 트렌치(16)를 채운 트렌치 필링 절연막(20) 내에 얇고 기다란 모양의 보이드가 발생된다.
상기 보이드(22)는 고집적 소자일수록 빈번히 발생된다. 이것은 고집적 소자일수록 더 좁고 더 깊은 트렌치를 채워야 하기 때문이다.
상기 보이드(22)는 후속 평탄화(planarization) 공정에 의해 노출되고, 이 노출 부위에 후속 공정에 따른 도전막이 채워져서 소자간의 단락(short)을 발생시키는 등 소자 격리 특성을 열화 시키는 문제점이 발생된다.
도 2는 도 1c의 참조 번호 23의 후속 공정에 따른 트렌치 격리막(20a) 형성을 보여주는 도면이다.
상기 트렌치 필링 절연막(20) 형성 공정에 이어서, 후속 공정으로 상기 패터닝 절연막(104b)을 포함한 트렌치 필링 절연막(20) 평탄화 공정 및 식각 정지층(14a) 제거 공정이 수행된다.
그러면, 상기 트렌치 필링 절연막(20)은 트렌치(16) 양측의 반도체 기판(100) 즉, 엑티브 영역에 대해 더 높은 단차를 갖게 된다.
정밀한 공정에 있어서, 상기 단차는 워드 라인(word line) 형성 공정 전까지 수행되는 세정(cleaning) 공정에 의해 식각 되는 양으로 조절하여 제거된다.
그러나, 상기 세정 공정에 의해 도 2에 도시된 바와 같이, 트렌치 격리막(20a)의 상부가 그루빙(grooving) 또는 리세싱(recessing) 되는 문제점이 발생된다. 이것은 게이트 산화막(gate oxide)의 특성을 열화 시키는 원인으로 작용한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 보이드 없는 트렌치 격리막을 형성할 수 있는 반도체 장치의 트렌치 격리 형성 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 트렌치 식각 마스크를 구조적으로 변형하여 트렌치 입구와 그 하부의 절연막 증착 속도를 조절할 수 있는 반도체 장치의 트렌치 격리 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 트렌치 격리막 상부 에지 부분의 그루빙에 의한 게이트 산화막의 특성 열화를 방지할 수 있는 반도체 장치의 트렌치 격리 형성 방법을 제공함에 있다.
도 1a 내지 도 1c는 종래의 반도체 장치의 트렌치 격리 형성 방법을 순차적으로 보여주는 단면도;
도 2는 도 1c의 참조 번호 23의 후속 공정에 따른 트렌치 격리막 형성을 보여주는 도면;
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 트렌치 격리 형성 방법을 순차적을 보여주는 단면도;
도 4는 도 3d의 참조 번호 113의 후속 공정에 따른 트렌치 격리막 형성을 보여주는 도면.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 패드 산화막
14, 104 : 트렌치 식각 마스크 16, 106 : 트렌치
18, 108 : 고온 산화막 20, 110 : 트렌치 필링 절연막
20a, 110a : 트렌치 격리막 22 : 보이드
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 트렌치 격리 형성 방법은, 반도체 기판 상에 트렌치 식각 마스크를 형성하되, 제 1 물질층과 상기 제 1 물질층과 식각 선택비를 갖는 제 2 물질층을 차례로 적층하여 형성하는 단계와; 상기 트렌치 식각 마스크를 사용하여 상기 반도체 기판을 식각 하여 트렌치를 형성하는 단계와; 상기 제 1 물질층의 양측벽을 선택적으로 식각 하여 상기 제 1 물질층이 상기 제 2 물질층에 대해 언더 컷 프로파일을 갖도록 형성하는 단계와; 상기 트렌치 식각 마스크를 포함하여 반도체 기판 전면에 트렌치 필링 절연막을 형성하는 단계를 포함하고, 상기 언더 컷 프로파일은 트렌치 입구의 트렌치 필링 절연막의 증착 속도를 감소시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 물질층은, 실리콘 질화막이고, 제 2 물질층은 CVD 산화막이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 물질층과 제 2 물질층의 식각 선택비는, 40 : 1 ~ 45 : 1의 범위를 갖는다.
(작용)
본 발명에 의한 반도체 장치의 트렌치 격리 형성 방법은 트렌치 필링 절연막 형성시 보이드 발생을 억제하고, 트렌치 격리막 상부 에지 부분의 그루브 형성을 방지한다.
(실시예)
도 3c를 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 트렌치 격리 형성 방법은, 반도체 기판(100) 상에 트렌치 식각 마스크(104)를 형성하되, 제 1 물질층(104a)과 제 1 물질층(104a)과 식각 선택비를 갖는 제 2 물질층(104b)을 차례로 적층하여 형성한다. 상기 트렌치 식각 마스크(104)를 사용하여 반도체 기판(100)을 식각 하여 트렌치(106)를 형성한다. 상기 제 1 물질층(104a)의 양측벽을 선택적으로 식각 하여 상기 제 1 물질층(104a)이 제 2 물질층(104b)에 대해 언더 컷 프로파일을 갖도록 형성한다. 상기 트렌치 식각 마스크(104)를 포함하여 반도체 기판(100) 전면에 트렌치 필링 절연막(110)을 형성한다. 상기 언더 컷 프로파일은 트렌치 입구의 트렌치 필링 절연막의 증착 속도를 감소시킨다. 이와 같은 반도체 장치의 제조 방법에 의해서, 서로 다른 식각 선택비를 갖는 다층 물질층을 사용하여 트렌치 식각 마스크(104)를 형성하고, 이를 선택적으로 식각 하여 언더 컷 프로파일을 형성함으로써, 트렌치 입구의 트렌치 필링 절연막의 증착 속도를 상대적으로 감소시킬 수 있고, 따라서 스텝 카버리지 불량에 따른 보이드를 방지할 수 있다. 이로써, 소자 격리 특성을 향상시킬 수 있으며, 게이트 산화막의 특성 열화를 방지할 수 있다.
이하, 도 3 내지 도 4를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 장치의 트렌치 격리 형성 방법을 순차적으로 보여주는 단면도이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 트렌치 격리 형성 방법은 먼저, 반도체 기판(100) 상에 패드 산화막(102)을 사이에 두고 엑티브 마스크(active mask) 즉, 트렌치 식각 마스크(104)를 형성한다.
상기 트렌치 식각 마스크(104)는 후속 트렌치 필링 절연막 평탄화 공정시 식각 정지층으로 사용되는 제 1 물질층(104a)과, 트렌치 식각 공정시 원하는 트렌치 프로파일을 얻기 위한 패터닝 절연층으로 사용되는 제 2 물질층(104b)이 순차적으로 적층된 다층막이다.
상기 제 1 물질층(104a)과 제 2 물질층(104b)은 서로 다른 식각 선택비를 갖는다. 예를 들어, 상기 제 1 물질층(104a)과 제 2 물질층(104b)은 각각 실리콘 질화막 및 CVD(Chemical Vapor Deposition) 산화막이다.
상기 트렌치 식각 마스크(104)를 사용하여 상기 반도체 기판(100)을 소자 격리에 필요한 정도의 적절한 깊이로 식각 하여 트렌치(106)를 형성한다.
상기 트렌치(106)의 내벽에 고온 산화막(108)을 형성한다.
도 3b에 있어서, 상기 트렌치 식각 마스크(104)의 제 1 물질층(104a)의 양측벽을 예를 들어, 습식식각 공정으로 선택적으로 식각 한다. 참조 번호 109로 나타낸 바와 같이, 상기 제 2 물질층(104b)에 대해 상기 제 1 물질층(104a)이 언더 컷 프로파일(undercut profile)을 갖도록 형성한다.
상기 실리콘 질화막(104a)과 CVD 산화막(104b)의 경우, 인산 용액(phosphoric acid)에 대한 습식식각 선택비는 40 : 1 ~ 45 : 1로 충분히 크다. 그리고, 상기 실리콘 질화막(104a)의 습식식각 속도도 40Å/분으로서, 그 식각 조절이 용이하다.
반도체 기판(100) 전면에 트렌치 필링 절연막(110)을 형성한다. 상기 트렌치 필링 절연막(110)은 CVD 방법 등으로 형성된다. 상기 언더 컷 프로파일 부위와 트렌치 하부 및 양측벽 등의 트렌치 격리 영역의 굴곡을 포함하여 각 부위에 거의 동일한 두께로 증착 되면서 상기 트렌치(106)를 채우게 된다.
도 3c를 참조하면, 상기 트렌치 필링 절연막(110)의 증착이 더 진행되면 상기 제 2 물질층(104b)의 양측에 형성되는 절연막은 상기 언더 컷 프로파일 부위를 채우기 위해 이동된다. 따라서, 트렌치 입구의 트렌치 식각 마스크(104) 양측벽에 형성된 절연막(참조 번호 112a)은 트렌치 하부 및 내벽에 형성된 절연막(참조 번호 112b)에 비해 상대적으로 더 낮은 증착 속도를 갖게 된다.
상기 절연막(110)의 증착이 더 진행되면 도 3d에 도시된 바와 같이, 상기 트렌치(106)는 보이드 없이 트렌치 필링 절연막(110)으로 완전히 채워지게 된다.
도 4는 도 3d의 참조 번호 113의 후속 공정에 따른 트렌치 격리(110a) 형성을 보여주는 단면도이다.
상기 트렌치 필링 절연막(110) 형성 공정에 이어서, 후속 공정으로 상기 제 2 물질층(104b)을 포함한 절연막 평탄화 공정 및 제 1 물질층(104a) 제거 공정이 수행된다. 그러면, 상기 트렌치 필링 절연막(110)은 트렌치(106) 양측의 반도체 기판(100)에 대해 더 높은 단차를 갖게 된다.
정밀한 공정에 있어서, 상기 단차는 워드 라인 형성 공정 전까지 수행되는 세정 공정에 의해 식각 되는 양으로 조절하여 제거된다.
참조 번호 113으로 나타낸 바와 같이, 상기 트렌치 필링 절연막(110)은 엑티브 영역의 일부에도 형성되어 있기 때문에 상기 세정 공정 후 도 4에 도시된 바와 같이, 트렌치 격리막(110a)의 상부가 그루빙 또는 리세싱 없이 평탄한 상부를 갖도록 형성된다.
본 발명은 서로 다른 식각 선택비를 갖는 다층 물질층을 사용하여 트렌치 식각 마스크를 형성하고, 이를 선택적으로 식각 하여 언더 컷 프로파일을 형성함으로써, 트렌치 입구의 트렌치 필링 절연막의 증착 속도를 상대적으로 감소시킬 수 있고, 따라서 스텝 카버리지 불량에 따른 보이드를 방지할 수 있다. 이로써, 소자 격리 특성을 향상시킬 수 있으며, 게이트 산화막의 특성 열화를 방지할 수 있는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 트렌치 식각 마스크를 형성하되, 제 1 물질층과 상기 제 1 물질층과 식각 선택비를 갖는 제 2 물질층을 차례로 적층하여 형성하는 단계와;
    상기 트렌치 식각 마스크를 사용하여 상기 반도체 기판을 식각 하여 트렌치를 형성하는 단계와;
    상기 제 1 물질층의 양측벽을 선택적으로 식각 하여 상기 제 1 물질층이 상기 제 2 물질층에 대해 언더 컷 프로파일을 갖도록 형성하는 단계와;
    상기 트렌치 식각 마스크를 포함하여 반도체 기판 전면에 트렌치 필링 절연막을 형성하는 단계를 포함하고,
    상기 언더 컷 프로파일은 트렌치 입구의 트렌치 필링 절연막의 증착 속도를 감소시키는 반도체 장치의 트렌치 격리 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 물질층은, 실리콘 질화막이고, 제 2 물질층은 CVD 산화막인 반도체 장치의 트렌치 격리 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 물질층과 제 2 물질층의 식각 선택비는, 40 : 1 ~ 45 : 1의 범위를 갖는 반도체 장치의 트렌치 격리 형성 방법.
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