KR100725093B1 - 노아 타입 플랫 셀을 가지는 반도체 메모리 장치 및 그의구동방법 - Google Patents

노아 타입 플랫 셀을 가지는 반도체 메모리 장치 및 그의구동방법 Download PDF

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Abstract

계층적 비트라인 배열방식을 취하며 노아 타입 플랫 메모리 셀들을 가지는 반도체 메모리 장치의 리드방법이 개시된다. 그러한 방법은, 뱅크 선택 트랜지스터들을 통하여 하나의 메인 비트라인에 연결된 복수의 메모리 셀들을 파트별로 분리하여 두고, 그에 대응되는 인접 그라운드 비트라인에 인가하는 바이어스 전압레벨을 상기 분리된 파트별로 차등화하여 인가하는 것을 특징으로 한다. 이에 따라 온 셀과 오프셀의 특성저하를 최적으로 방지하여 리드 오동작을 개선할 수 있다.

반도체 메모리 장치, 노아 타입 플랫 셀, 그라운드 비트라인, 바이어스 전압

Description

노아 타입 플랫 셀을 가지는 반도체 메모리 장치 및 그의 구동방법 {semiconductor memory device having NOR type flat cell and driving method therefore}
도 1 및 도 2는 종래기술에 따른 메모리 셀 어레이 구조도
도 3 내지 도 6은 본 발명의 실시예 들에 따른 메모리 셀 어레이 구조도들
본 발명은 리드 온리 메모리(Read Only Memory)등과 같은 불휘발성 메모리 장치에 관한 것으로, 특히 노아 타입 플랫 셀(NOR Type Flat Cell)을 가지는 반도체 메모리 장치에 관한 것이다.
반도체 기술의 발전 및 사용자들의 다양한 요구에 따라 반도체 집적회로소자는 보다 고집적화되는 추세이다. 그로 인하여 저전압 동작(Low VCC Operation) 및 고속(High Speed)동작화가 필수적으로 요구되는데, 그러한 소자를 구현하기 위해서는 여러 가지 어려움이 가중되는 실정이다.
도 1은 종래 기술에 따른 메모리 셀 어레이 구조를 보인 것이다. 도 1을 참조하면, 메모리 셀 어레이의 뱅크 아키텍츄어(Bank Architecture)는 계층적 비트라인 방식(Hierarchical Bit Line System)을 기본적으로 적용하고 있다. 상기한 방식의 구성에 따라서, 서브 비트라인(서브 비트라인)들은 참조부호 SBLi, SBL1,...,들로 표시된 바와 같이 배치되고, 메인(메인) 비트라인들은 참조부호 MBL0, MBL1, ....,들로서 배치되고, 그라운드(그라운드)비트라인들은 참조부호 GBL0, GBL1, ...,들로 표시된 바와 같이 배치되어 있다. 각각의 메인 비트라인들은 홀수(홀수번째)번째의 서브 비트라인들과 짝수(짝수번째)번째의 서브 비트라인들 사이에 형성되어 있고, 복수개의 메모리 셀(메모리 셀)들이 대응하는 두 개의 서브 비트라인들 사이에 형성되어 있다. 각 컬럼(Column)에 배치된 메모리 셀들의 게이트(Gate)단자들은 대응되는 워드라인(WLi)들에 각각 연결되어 있다. 여기서, 워드라인(WLi)들의 선택은 제1디코더(10)에 의해 수행된다. 또한, 각 메인 비트라인들은 메인 비트라인 선택 회로(35)를 통해 감지 증폭회로(40)에 연결되고, 그라운드 비트라인들은 접지 비트라인 선택회로(20)에 각각 연결되어 있다.
상기 홀수번째 서브 비트라인들(SBL1, SBL3,...)의 한쪽 끝단들에는 뱅크 선택 트랜지스터들(GST1, GST2,...)이 연결되어 있고, 두 개의 인접 뱅크 선택 트랜지스터들(GST1, GST2,....)은 상기 그라운드 비트라인들(GBL1,GBL2,...)에 각각 연결되어 있다. 상기 홀수번째 서브 비트라인들에 교대로 연결된 뱅크 선택 트랜지스터들(GST1, GST2,....)의 게이트들은 뱅크 선택 신호라인들(GSL2, GSL1)에 번갈아 연결된다. 상기 짝수번째 서브 비트라인(SBL2, SBL4,....)들의 한쪽 끝단들은 뱅크 선택 트랜지스터들(BST1, BST2,....)에 연결되어 있고, 두 인접 뱅크 선택 트랜지스터(BST1, BST2,....)은 메인 비트라인들(MBL1,MBL2,...)들에 각각 연결되어 있다. 상기 짝수번째 서브 비트라인들에 교대로 연결된 뱅크 선택 트랜지스터들(BST1, BST2,....)의 게이트들은 두 뱅크 선택 신호라인들(SSL2, SSL1)에 번갈아 연결된다. 또한, 상기 그라운드 비트라인들(GBL1,..., GBLj)은 제2 디코더(25)에 의해서 제어되는 접지 비트 라인 선택 회로(20)와 연결되어 있다. 상기 메인 비트라인들(MBL1,....MBLi)는 제3 디코더(30)에 의해 제어되는 메인 비트 라인 선택 회로(35)와 연결되어 있다.
상기한 바와 구성된 도 1을 참조하여 메모리 셀에 저장된 데이터를 리드하는 방법을 이하에서 설명한다. 상기 도 1내의 메모리 셀들중 메모리 셀(M1)의 셀 데이터를 리드하는 경우라고 가정한다. 이러한 경우에 홀수번째 및 짝수번째 서브 비트라인의 뱅크 선택 신호라인들(SSL1과 GSL1)은 논리레벨 '하이"로 세트(Set)되고, 또 다른 홀수번째 및 짝수번째 서브 비트라인의 뱅크 선택 신호라인들(SSL2, GSL2)은 논리레벨 '로우"로 세트된다. 상기 워드라인들은 상기 제1 디코더(10)에 의해 제어되어, 워드라인(WL1)은 하이로 세트되고, 나머지 워드라인들(WLn)은 모두 로우(예컨대 GND 레벨)로 세트된다. 메인 비트라인 선택회로(35)에 의해 선택된 메인 비트라인(MBL1)에는 상기 감지 증폭회로(40)를 통해 인가된 감지 전압이 공급되고, 비 선택된 메인 비트라인(MBL0)에는 는 동일한 레벨의 바이어스(바이어스)전압이 공급되며, 나머지 메인 비트라인들(MBL2,MBLj)은 플로팅(Floating)된다. 한편, 제2 디코더(25)에 연결된 접지 비트 라인 선택회로(20)의 동작에 의해 선택된 그라운드 비트라인(GBL1)은 그라운드 전압으로 세트되고, 그 이외의 그라운드 비트라인들(GBL0, GBL2, GBLj)은 모두 플로팅상태로 된다, 상기의 전압 인가상태는 메인 비트라인(MBL1)과, 짝수번째 서브 비트라인에 연결된 뱅크 선택 트랜지스터(BST1)와, 짝수번째 서브 비트라인(SBL2)와, 메모리 셀(M1)과, 홀수번째 서브 비트라인(SBL1)과, 상기 서브 비트라인(SBL1)의 뱅크 선택 트랜지스터(GST1)과, 접지 비트 라인 선택 회로(20)에 연결된 상기 그라운드 비트라인(GBL1)을 차례로 경유하는 전류 패스(Current Path)를 형성한다. 상기와 같은 전압인가 상태에서 메인 비트라인(MBL1)에 나타나는 전압 레벨을 감지 증폭 회로(40)로써 감지하면, 상기 메모리 셀(M1)에 저장된 셀 데이터가 리드(Read)된다.
상기한 바와 같은 방법을 메모리 셀(M2)에 적용하여 메모리 셀(M2)에 저장된 셀 데이터를 읽을 경우에는, 뱅크 선택 신호라인(GSL2)을 하이로 세트하고, 짝수번째 서브 비트라인에 연결된 뱅크 선택 트랜지스터를 선택하기 위해 뱅크 선택 신호라인(SSL1)을 하이로 세트하며, 나머지 뱅크 선택 신호라인들(SSL2, GSL1)은 로우로 세트한다. 워드라인(WL1)은 하이로 세트되고, 나머지 워드라인들(WLn)은 로우로 세트된다. 메인 비트라인(MBL1)에는 감지 전압이 공급되고, 메인 비트라인(MBL0)는 상기 감지 전압과 같은 레벨의 바이어스 전압이 공급되며, 그라운드 비트라인(GBL1)은 접지 비트 라인 선택회로(20)의 동작에 의해서 그라운드 전압이 공급되며, 그 이외의 그라운드 비트라인들은 플로팅된다. 상기한 경우의 전압인가 상태는 메인 비트라인(MBL1)과, 짝수번째 서브 비트라인에 연결된 뱅크 선택 트랜지스터 (BST1)과, 짝수번째 서브 비트라인(SBL2)와, 메모리 셀(M2)와, 홀수번째 서 브 비트라인(SBL3)과, 홀수번째 서브 비트라인에 연결된 뱅크 선택 트랜지스터(GST2)와, 접지 비트라인 선택 회로(20)에 연결된 그라운드 비트라인(GBL1)을 통하는 전류패스를 형성한다. 이에 따라 감지 증폭회로(40)는 상기 메모리 셀(M2)에 저장된 셀 데이터를 감지증폭하게 되어, 메모리 셀(M2)의 데이터가 리드된다.
이번에는 메모리 셀(M3)에 저장된 셀 데이터를 읽는 다고 가정하면, 메인 비트라인(MBL1)에 감지 전압을 공급하고, 메인 비트라인(MBL0)에 바이어스 전압을 공급한다. 그라운드 비트라인(GBL1)은 접지되고, 그 이외의 그라운드 비트라인들은 플로팅된다. 상기한 전압인가 상태는 메인 비트라인(MBL1)과, 짝수번째 서브 비트라인에 연결된 뱅크 선택 트랜지스터(BST2)와, 짝수번째 서브 비트라인(SBL4)과, 메모리 셀(M3)와, 홀수번째 서브 비트라인(SBL3)과, 홀수번째 서브 비트라인에 연결된 뱅크 선택 트랜지스터(GST2)와, 그라운드 비트라인(GBL1)을 통하는 전류패스를 형성하여, 메모리 셀(M3)에 저장된 셀 데이터가 리드되게 한다.
또한, 상기와 같은 방법으로 메모리 셀(M4)을 리드하는 경우에는 메인 비트라인(MBL1)에 감지 전압을 공급하고, 메인 비트라인(MBL0)에 상기 감지 전압과 동일한 레벨의 바이어스 전압을 공급한다. 그라운드 비트라인(GBL2)은 그라운드 전압으로 접지되고, 그 이외의 그라운드 비트라인들은 플로팅된다. 상기한 전압인가 상태에 따라, 메인 비트라인(MBL1)과, 짝수번째 서브 비트라인에 연결된 뱅크 선택 트랜지스터(BST2)와, 짝수번째 서브 비트라인(SBL4)와, 메모리 셀(M4)와, 홀수번째 서브 비트라인(SBL5)와, 상기 홀수번째 서브 비트라인에 연결된 뱅크 선택 트랜지 스터(GST3)와, 접지 비트 라인 선택 회로(20)에 연결된 그라운드 비트라인(GBL2)을 경유하는 전류 패스가 형성되어, 메모리 셀(M4)에 저장된 셀 데이터가 감지 증폭회로(40)를 통해 리드된다.
상술한 바와 같은 전압 인가방법으로 메인 비트라인을 통해 각각의 선택된 메모리 셀을 리드할 때, 메모리 셀 데이터 리드 에러가 다음과 같이 발생될 수 있다.
먼저, 리드동작을 위해, 상기 선택된 메인 비트라인(MBL1)과 바이어스용 비트라인(MBL0)에는 감지 전압과 바이어스 전압이 각기 공급되고, 나머지 메인 비트라인(MBLi)은 플로팅 되고, 상기 선택된 그라운드 비트라인(GBL1)은 그라운드 레벨로 접지되고, 나머지 그라운드 비트라인(GBL2, GBL0)은 플로팅 되어 있는 상태이다. 이와 같은 상태에서, 상기 메모리 셀(M2)이 "OFF" 셀이라고 가정하면, 메모리 셀(M2)의 리드동작에서 그라운드 비트라인(GBL0)의 전압레벨이 커플링 현상에 의해 일정한 전압레벨로 된다. 즉, 바이어스 전압을 받는 메인 비트라인(MBL0)에 의해 전압 커플링(Coupling)되어 상기 그라운드 비트라인(GBL0)의 전압 레벨은 상기 메인 비트라인(MBL0) 전압레벨의 1/2이 된다. 결국, 상기 그라운드 비트라인(GBL0)의 전압 레벨은 상기 메인 비트라인(MBL1)보다 절반정도로 낮으므로 상기 메인 비트라인(MBL1)의 전압은 도 1내에 표시된 전류 경로인 "L5"의 경로를 따라 상기 그라운드 비트라인(GBL0)에 인가되어 그라운트 비트라인(GBL0)을 차아지(Charge)한다. 따라서, 상기 메인 비트라인(MBL1)의 전압 레벨이 낮아지므로, "OFF" 셀인 상기 메모리 셀(M2)의 셀 데이터는 "ON" 셀로 리드될 수 있다. 이와 같이, 오프 셀을 온 셀의 데이터로 리드하는 경우에 리드 오동작이 초래된다.
상기 메모리 셀(M2)을 제외하고, 메모리 셀(M1, M3, M4)의 데이터를 리드하는 경우에는 플로팅된 그라운드 비트라인(GBL2)이 감지 전압을 받는 메인 비트라인(MBL1)과 바이어스 전압을 받는 메인 비트라인(MBL2)사이에 위치하므로, 커플링 현상에 의해 그라운드 비트라인(GBL2)의 전압레벨은 상기 비트라인들(MBL1, MBL2)의 전압 레벨과 동일하게 된다. 따라서, 상기 메모리 셀들을 리드할 때, 누설 전류 경로(Leakage Current Path)는 차단되어, 리드 오동작은 발생되기 어렵다.
상기 도 1에서와 같이 리드 동작을 수행시 메모리 셀(M2)가 오프셀 인 경우에 나타나는 리드 오동작 문제를 해결하기 위해, 최근에는 도 2에 도시된 바와 같이 그라운드 비트라인에도 바이어스 전압을 인가해주는 방식을 취하고 있다. 즉, 상기 메모리 셀(M2)의 오프 셀 특성에 기인한 문제를 개선하기 위해 선택된 메인 비트라인(MBL1)과 비트라인(MBL2)에 감지 전압과 바이어스 전압을 각각 공급하고,그 이외의 메인 비트라인들은 플로팅시키고, 선택된 메모리 셀에 연결된 그라운드 비트라인은 그라운드시키되, 인접한 그라운드 비트라인(GBL2)에 바이어스 전압을 공급한다. 상기한 전압 인가조건을 도 1에 적용하면, 도 1의 전류 패스 "L5"가 차단된다.
그러나, 도 4와 같은 방식은 "OFF" 셀 특성을 개선하여 리드 오동작을 해결할수 있지만, 또 다른 문제를 초래한다. 즉, 그라운드 비트라인에 바이어스를 공급하면, 메모리 셀들(M1,M3,M4)의 "ON" 셀에서 흐르는 전류가 약화되어 센싱 마진을 저하시킨다. 다시 부언하면, 그라운드 비트라인(GBL2)에 인가된 바이어스 레벨에 기인하여 전류 패스 "L6"가 형성되므로, 메인 비트라인과 선택된 메모리 셀(M1)를 경유하는 전류 패스 "L7"를 통하여 흐르는 온 셀 전류가 감소된다. 이에 따라, 메모리 셀(M1)의 "ON" 셀의 전류 마진을 저하시키는 문제가 발생된다.
상기한 바와 같이, 오프셀 특성을 개선하고자 그라운드 비트라인에 바이어스 전압을 공급하는 경우에는 인가된 바이어스 레벨에 기인되는 전류 패스가 바람직 스럽지 못하게 생성되므로, 리드동작시 온셀 특성이 저하되는 문제를 유발한다. 그럼에 의해 전류 마진이 감지증폭 회로의 센싱마진을 벗어나는 경우 여전히 리드 오동작이 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해소할 수 있는 반도체 메모리 장치 및 그에 따른 구동 방법을 제공함에 있다.
본 발명의 다른 목적은 온셀 또는 오프셀의 특성저하을 최적으로 방지하여 리드 오동작을 최소화할 수 있는 개선된 리드 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 계층적 비트라인 배열방식을 취하며 노아 타입 플랫 메모리 셀들을 가지는 반도체 메모리 장치의 리드방법은, 뱅크 선택 트랜지스터들을 통하여 하나의 메인 비트라인에 연결된 복수의 메모리 셀들을 파트별로 분리하여 두고, 그에 대응되는 인접 그라운드 비트라인에 인가하는 바이어스 전압레벨을 상기 분리된 파트별로 차등화하여 인가하는 것을 특징으로 한다.
상기한 본 발명에 따르면, 온셀 또는 오프셀에 대한 특성저하를 최적으로 방지하여 리드 오동작을 최소화 할 수 있다.
이하에서는 본 발명에 따른 바람직한 실시 예들이 첨부된 도면들을 참조하여 설명된다.
본 발명에서는 선택된 메인 비트라인에 연결된 다수개의 메모리 셀을 파트별로 구별하여 두고 인접 그라운드 비트라인에서 인가하는 바이어스 레벨을 차등화하여 리드동작시 온셀 및 오프 셀에 따른 특성저하를 최소화한다.
도 3내지 도 6은 본 발명에 따른 메모리 셀의 M1, M2, M3, M4의 데이터 리드동작시 그라운드 비트라인에 대한 바이어스 인가를 구별적으로 하여 "ON", "OFF" 셀 리드에 따른 특성저하를 해결하는 것을 보여주는 도면들이다. 도면들에서 메모리 셀 어레이내의 메모리 셀 배치구조는 전술한 종래의 도 1 및 도 2와 동일함을 유의하여야 한다.
이하에서, 도 3를 참조하여 데이터 리드시 전압 인가 조건을 설명한다. 도 3에서 온셀로 프로그램된 메모리 셀(M1)의 셀 데이터를 읽는 경우를 본다. 홀수번째 및 짝수번째 서브 비트라인의 뱅크 선택 신호 라인들(SSL1과 GSL1)은 하이로 세트되고, 나머지 홀수번째 및 짝수번째 서브 비트라인의 뱅크 선택 신호 라인들(SSL2, GSL2)은 로우로 세트된다. 선택된 워드라인(WL1)은 하이로, 나머지 워드라인들은 로우로 세트된다. 메인 비트라인(MBL1)에 감지 전압이 인가되고, 이웃하는 메인 비 트라인(MBL2)에 동량의 바이어스 전압이 인가되며, 그라운드 비트라인(GBL1)은 그라운드 레벨로 접지되고, 이웃하는 그라운드 비트라인(GBL2)에는 메인 비트라인의 바이어스 레벨의 1/2되는 전압 레벨을 인가한다. 따라서, 전류 패스 "I3"를 따라 바이어스 레벨의 하프 전압이 공급된다. 이러한 상태에서는 메인 비트라인들(MBL1,MBL2)간의 커플링 영향으로 그라운드 비트라인(GBL2)의 전위는 메인 비트라인들(MBL1, MBL2)과 동일하게 된다.
메모리 셀(M1)이 "ON"경우에 상기 그라운드 비트라인(GBL2)의 전압레벨은 상기 메인 비트라인들(MBL1, MBL2)의 전압레벨과 동일하지만, 전류의 량은 상기 메인 비트라인들(MBL1, MBL2)에 흐르는 전류량 보다는 상대적으로 적으므로, 메인 비트라인(MBL1)에서 메모리 셀로 흐르는 전류 패스 "I4"에 영향을 거의 미치지 않는다.
한편, 오프 셀을 리드하는 도 4의 경우에도, 도 3의 전압 인가조건을 그대로 가하면, "OFF" 셀이더라도 메인 비트라인(MBL2)에 의해 누설 전류패스는 발생하지 않고 메인 비트라인(MBL1)에서 메모리 셀로 흐르는 전류 패스 "I4"에 영향이 거의 없다.
상기와 같은 방법으로 메모리 셀(M3,M4)도 동일하게 동작되므로 "ON", "OFF" 셀에 대한 특성을 모두 좋게 할 수 있다.
이하에서는 메모리 셀(M2)이 각기 온 및 오프 셀인 경우에 도 5 및 도 6을 참조하여 그에 따른 전압 인가조건과 리드동작이 예를 들어 설명된다.
상기 홀수번째 및 짝수번째 서브 비트라인의 뱅크 선택 신호라인들(SSL1, GSL1)은 하이로 세트되고, 나머지 다른 홀수번째 및 짝수번째 서브 비트라인의 뱅 크 선택 신호라인들(SS2,GSL2)는 로우로 세트된다. 워드라인(WL1)은 하이로 세트되고, 나머지 다른 워드라인들(WLn)은 로우로 세트된다. 메인 비트라인(MBL1)에 감지 전압을 인가하고, 이웃하는 메인 비트라인(MBL0)에 동량의 바이어스 전압을 인가한다. 그라운드 비트라인(GBL1)은 그라운드로 접지되고, 이웃하는 그라운드 비트라인(GBL0)은 메모리 셀들(M1, M3, M4)를 리드할 경우와는 다른 량의 바이어스 전압, 예컨대 메인 비트라인(MBL0,MBL1)에 인가되는 전압과 동일한 레벨의 전압을 인가한다. 상기와 같은 전압 인가 상태에서는 이웃하는 그라운드 비트라인(GBL0)은 바이어스를 공급하는 메인 비트라인(MBL0)에 의해 커플링 영향을 받아도 메인 비트라인(MBL1)과 동일한 바이어스 전압을 전류 패스 "I3"을 통해 받으므로, 별도의 차아지가 필요없다. 결국, 종래기술의 도 1에서 보여지는 전류 패스 "L5" 가 생성되지 않는다.
이와 같이, 그라운드 비트라인을 별도로 차아지 할 필요가 없으므로 "ON" 셀의 특성을 지장없게 하면서 "OFF" 셀의 특성을 획기적으로 개선 할 수 있다.
상기한 바와 같이 본 발명에서는 메인 비트라인에 연결된 메모리 셀의 각각 "ON", "OFF" 셀의 특성저하를 방지하고자 그라운드 비트라인에서 인가하는 바이어스 전압 레벨을 메모리 셀의 파트별로 구별적으로 인가함에 따라, 전체적으로 모든 메모리 셀이 동일한 특성을 갖도록 할 수 있다.
상기한 바와 같이, 본 발명을 구체적인 실시예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특 허청구범위에 속한다 할 것이다. 예를 들어, 그라운드 비트라인에 인가되는 바이어스 전압의 레벨을 실시 예들과는 달리 하거나, 회로구성을 사안에 따라 가감 또는 대치할 수 있음은 물론이다.
상기한 본 발명에 따르면, 온셀 또는 오프셀에 대한 특성저하를 최적으로 방지하여 리드 오동작을 최소화 할 수 있는 효과가 있다.

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 특정 개수의 워드라인들이 로우 방향으로 배치되고, 메인 비트라인과 그라운드 비트라인들이 상기 워드라인들과 교차되고, 상기의 각각의 메인 비트라인과 그라운드 비트라인이 메모리 셀을 선택하는 뱅크 선택 트랜지스터와 연결되고, 상기의 메인 비트라인과 그라운드 비트라인이 다수개가 하나의 블록을 이루며, 상기의 다수개의 블록으로 구성된 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서:
    상기 하나의 블록에는 상기 메인 비트라인과 그라운드 비트라인이 같은 방향으로 일정하게 배열되며, 상기 메인 비트라인은 메인 비트라인 선택 제어회로에 연결되고, 상기 그라운드 비트라인은 접지 비트라인 선택제어회로에 연결되고,
    상기 접지 비트라인 선택 제어회로와 메인 비트라인 선택 제어회로는 제3 디코더와 제2 디코더에 연결되고,
    상기 접지 비트라인 선택 제어회로와 메인 비트라인 선택 제어회로에서 2개 이상의 비트라인을 선택하도록 되어 있고,
    상기 메인 비트라인 선택 제어회로는 감지 증폭 회로에 연결되고, 접지 비트라인 선택제어회로는 그라운드에 연결하는 것을 특징으로 하는 장치.
  7. 제6항에 있어서, 상기 동일 블록에서 그라운드 비트라인이 한 개 이상 그라운드와 연결되고, 이웃하는 한 개 이상의 그라운드 비트라인에 바이어스를 공급시에 상기 메인 비트라인에 공급되는 바이어스 전압의 레벨과는 차별적으로 공급하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 메인 비트라인과 그라운드 비트라인의 뱅크 선택 트랜지스터에 의해서 선택되는 다수개의 메모리 셀의 일부를 리드시 인접 그라운드 비트 라인에 공급하는 바이어스 레벨을 상기 메인 비트라인에 공급하는 바이어스레벨의 1/2전압로 하여 선택적으로 공급하는 것을 특징으로 하는 장치.
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